JPH0629545A

JPH0629545A - 半導体記憶装置とその製造方法

Info

Publication number: JPH0629545A
Application number: JP5667893A
Authority: JP
Inventors: Kota Fukumoto; 高大福本
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-03-23
Filing date: 1993-03-17
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】セル面積が小さく、他のプロセスとの整合性
の良い電気的書き込み消去可能な半導体記憶装置を提供
する。【構成】半導体基板１０の上部に第一のゲート絶縁膜
１１を介して第一層目のポリシリコンからなる浮遊ゲー
ト電極１２を配置し、その浮遊ゲート電極１２に対して
ドレイン拡散層１５が自己整合的に接している。ソース
拡散層１４はオフセットを持つように配置し、制御ゲー
ト電極２０をオフセット部１７に対しては、第二のゲー
ト絶縁膜１９を介して、浮遊ゲート電極１２に対しては
オキサイドナイトライド膜１３を介して、オーバーラッ
プするように配置し、第一のゲート絶縁膜１１の領域の
全体にわたってトンネル絶縁膜を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮遊ゲート型電界効果
トランジスタからなる不揮発性メモリ素子で構成された
半導体記憶装置とその製造方法に関するものである。

【０００２】

【従来の技術】従来、電気的に書き込み消去可能な不揮
発性メモリ素子の一つに、不揮発性メモリトランジスタ
である、トンネル注入、トンネル消去により書込み、消
去を行う浮遊ゲート型電界効果トランジスタが知られて
いる。

【０００３】この浮遊ゲート型不揮発性メモリトランジ
スタは、半導体基板側から薄い絶縁膜を介して電荷をト
ンネル注入させたり、浮遊ゲート電極側から薄い絶縁膜
を介して電荷を引き抜いたりして、絶縁膜上の浮遊ゲー
ト電極に蓄積される電荷を変化させることによって、ト
ランジスタのしきい値電圧を変化させて情報を記憶させ
るものである。

【０００４】こうした浮遊ゲート型不揮発性メモリトラ
ンジスタをフラッシュＥＥＰＲＯＭ（一括消去型 Elect
rically Erasable and Programable ROM ）などの半導
体集積回路装置に用いる場合には、一般に消去時の過
剰消去、すなわち浮遊ゲート電極から電子を引き抜き過
ぎて浮遊ゲート電極下のチャネル領域が、常時、導通状
態になることを防ぐため、浮遊ゲート電極で覆われてい
ない、制御ゲート電極で直接コントロールされるオフセ
ット領域をあわせ持っている。

【０００５】図２０に従来の半導体記憶装置のメモリセ
ルの断面構造を示す。同図において、１はＰ型シリコン
基板、２，３はＮ型拡散層、４はトンネリング媒体とな
る薄い酸化シリコン膜、５は酸化シリコン膜、６は第１
のポリシリコン膜よりなる浮遊ゲート電極、７は酸化シ
リコン膜、８は第２のポリシリコン膜からなる制御ゲー
ト電極、９はＮ型拡散層である。

【０００６】薄い酸化シリコン膜４は、一般にフォトリ
ソグラフィ技術を用いて所定の領域に形成される。すな
わち、酸化シリコン膜５上にレジスト膜を形成する。そ
して、酸化シリコン膜４を形成すべき領域の部分のみを
除去してから、それをマスクにして酸化シリコン膜５を
選択的に除去する。この後、レジスト膜を除去し、再
度、酸化をして薄い酸化シリコン膜４を形成する。

【０００７】また、従来の構造では、Ｐ型シリコン基板
１の、酸化シリコン膜４の下の領域に形成されたＮ型拡
散層９と、メモリセルのドレインにあたるＮ型拡散層３
とを電気的に接続しておく必要がある。また、半導体記
憶装置の書込みを安定的に行えるようにするために、ト
ンネリング媒体となる酸化シリコン膜４は、後に形成さ
れる浮遊ゲート電極６よりはみ出さないように形成して
おかなければならない。

【０００８】

【発明が解決しようとする課題】上記従来のメモリセル
構造において、トンネル領域の大きさはマスクで規制さ
れるため、トンネル領域そのものの大きさを縮小するこ
とが困難である。

【０００９】また、トンネル領域と浮遊ゲート電極６と
のアライメントマージンを十分な大きさにとらなければ
ならないため、セルサイズを縮小することも困難になっ
てきている。

【００１０】さらに、従来のセル構造では、トンネル領
域下部のＮ型拡散層９と、浮遊ゲート電極６端および制
御ゲート電極８端から自己整合的に拡散されたＮ型拡散
層３とを接続するか、もしくは浮遊ゲート電極６を形成
する前に、トンネル領域下部のＮ型拡散層９と、浮遊ゲ
ート電極６端および制御ゲート電極８端から自己整合的
に拡散されるＮ型拡散層３とを兼ね併せる形でまえもっ
て不純物拡散層を形成しておく必要がある。しかし、前
者の場合には製造工程が複雑になり、また後者の場合に
はメモリセルの一方のＮ型拡散層が浮遊ゲート電極に対
して自己整合的に形成できなくなるため、セルを縮小す
るのには不利となる。

【００１１】本発明の目的は、従来の欠点を解消し、浮
遊ゲート型不揮発性メモリトランジスタからなるメモリ
セル構造において、その製造工程が簡略化されると同時
に、セル面積の大幅な縮小を図ることのできる半導体記
憶装置とその製造方法を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の半導体記憶装置は、一導電型の半導体
基板と、この半導体基板中に離間して形成された逆導電
型の第１，第２の拡散層と、半導体基板上に形成された
ゲート絶縁膜と、少なくとも一方の端部が第２の拡散層
の一部分上に位置し、他方の端部が第１，第２の拡散層
間の領域上に位置するようゲート絶縁膜上に形成された
浮遊ゲート電極と、絶縁膜を介在させて浮遊ゲート電極
表面を覆うように形成された制御ゲート電極とを有す
る。

【００１３】上記目的を達成するために、第２の発明の
半導体記憶装置は、一導電型の半導体基板と、この半導
体基板中に離間して形成された、少なくとも二つの逆導
電型の拡散層と、半導体基板上に形成されたゲート絶縁
膜と、少なくとも一方の端部が拡散層のいずれか一方の
一部分上に位置し、かつ他方の端部が拡散層間の領域上
に位置するようゲート絶縁膜上に形成された浮遊ゲート
電極と、絶縁膜を介在させて浮遊ゲート電極表面を覆う
ように形成された制御ゲート電極とを有する。

【００１４】上記目的を達成するために、第３の発明の
半導体記憶装置は、一導電型の半導体基板と、この半導
体基板中にそれぞれ離間して形成された逆導電型の第
１，第２および第３の拡散層と、半導体基板上に形成さ
れた、トンネル媒体となるゲート絶縁膜と、少なくとも
一方の端部が第２の拡散層上に位置し、他方の端部が第
２，第１の拡散層間の領域上に位置するようゲート絶縁
膜上に形成された第１の浮遊ゲート電極と、少なくとも
一方の端部が第２の拡散層上に位置し、他方の端部が第
２，第３の拡散層間の領域上に位置するようゲート絶縁
膜上に形成された第１の浮遊ゲート電極と、絶縁膜を介
在させて第１，第２の浮遊ゲート電極のそれぞれを覆う
ように形成された制御ゲート電極とを有する。

【００１５】上記目的を達成するために、第４の発明の
半導体記憶装置は、一導電型の半導体基板と、この半導
体基板中に離間して形成された逆導電型の第１，第２の
拡散層と、半導体基板上に形成されたゲート絶縁膜と、
第２の拡散層の一部分上および第２，第１の拡散層間の
領域上に位置するようゲート絶縁膜上に形成された浮遊
ゲート電極と、絶縁膜を介在させて浮遊ゲート電極の一
側面を除く他の面を覆うように形成された制御ゲート電
極とを有する。

【００１６】上記目的を達成するために、第５の発明の
半導体記憶装置の製造方法は、一導電型の半導体基板上
にトンネル媒体としてのゲート絶縁膜を形成する工程
と、ゲート絶縁膜上に浮遊ゲート電極を形成する工程
と、浮遊ゲート電極上に第１の絶縁膜を形成する工程
と、第１の絶縁膜の一部分上から半導体基板上にわたっ
てレジスト膜を形成する工程と、レジスト膜、浮遊ゲー
ト電極および第１の絶縁膜をマスクとして、自己整合的
に第１，第２の拡散層を形成する工程と、浮遊ゲート電
極の上に第２の絶縁膜を形成する工程と、第１，第２の
絶縁膜が形成された浮遊ゲート電極を覆うように制御ゲ
ート電極を形成する工程とを有する。

【００１７】上記目的を達成するために、第６の発明の
半導体記憶装置の製造方法は、トンネル媒体となるゲー
ト絶縁膜を一導電型の半導体基板上に形成する工程と、
浮遊ゲート電極となる第１の導電膜をゲート絶縁膜上に
形成する工程と、第１の導電膜上に絶縁膜を形成する工
程と、浮遊ゲート電極を覆うように制御ゲート電極とな
る第２の導電膜を絶縁膜上に形成する工程と、第２の導
電膜、絶縁膜および第１の導電膜の所定の領域を選択的
に除去する工程と、第２の導電膜をマスクに自己整合的
にイオン注入を行い、少なくとも二つの拡散層を形成す
る工程とを有する。

【００１８】上記目的を達成するために、第７の発明の
半導体記憶装置の製造方法は、トンネル媒体となるゲー
ト絶縁膜を一導電型の半導体基板上に形成する工程と、
浮遊ゲート電極となる導電膜をゲート絶縁膜上に形成す
る工程と、導電膜上に絶縁膜を形成する工程と、絶縁膜
が形成された浮遊ゲート電極をマスクにして半導体基板
と逆導電型のイオンを斜め方向からイオン注入する工程
と、絶縁膜が形成された浮遊ゲート電極を覆うように制
御ゲート電極を形成する工程とを有する。

【００１９】

【作用】本発明のごとき構造および製造方法により、ト
ンネル領域が浮遊ゲート電極の端部からのＮ型拡散層の
横方向拡散で自己整合的に形成される。したがって、製
造工程も簡単化され、アライメントマージンも考慮する
必要がなくなり、セル面積が縮小される。

【００２０】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００２１】図１は本発明の一実施例である半導体記憶
装置の断面図である。一導電型の半導体基板１０上にゲ
ート絶縁膜１１が形成されている。ゲート絶縁膜１１上
にはポリシリコン膜で構成された浮遊ゲート電極１２が
形成されている。さらに、浮遊ゲート電極１２上にオキ
サイドナイトライド（oxide nitride）膜１３が形成さ
れている。

【００２２】半導体基板１０中には、逆導電型のソース
拡散層１４とドレイン拡散層１５とが形成されている。
ソース拡散層１４は、その一端側の部分が制御ゲート電
極１６下に位置するよう設けられ、またドレイン拡散層
１５は二つの浮遊ゲート電極１２間に端部分がそれぞれ
の下に位置するよう設けられており、両拡散層１４，１
５間に形成されたチャネルには、浮遊ゲート電極１２直
下に位置せず、制御ゲート電極１６下に位置する領域１
７と、浮遊ゲート電極１２および制御ゲート電極１６の
二層部分下に位置する領域とが存在する。制御ゲート電
極１６はポリシリコン膜で形成されている。

【００２３】ゲート絶縁膜１１および制御ゲート電極１
６の上に層間絶縁膜１８が形成されている。そして、層
間絶縁膜１８には、その二つのゲート電極１６間の領域
にコンタクトホール１９が設けられており、金属配線２
０がこのコンタクトホール１９を通してドレイン拡散層
１５に接続されている。

【００２４】このように、本実施例のメモリセルは、浮
遊ゲート電極１２と制御ゲート電極１６との二層部分で
覆われたチャネル領域をもつトランジスタを、直列に接
続した構造となっている。さらに、浮遊ゲート電極１２
の下部にあるゲート絶縁膜１１の部分は、トンネリング
媒体となる薄い酸化シリコン膜で形成されている。ドレ
イン拡散層１５と浮遊ゲート電極１２との間の電子のや
り取りが行われるトンネリング領域は、ドレイン拡散層
１５の横方向への広がりを利用している。このドレイン
拡散層１５の横方向の広がりは、浮遊ゲート電極１２の
位置を利用した自己整合プロセスによって実現された。

【００２５】このようにトンネリング領域はフォトリソ
グラフィの露光精度には依存せず、安定して微小に形成
できる。この結果、半導体記憶装置の読込み・消去特性
の安定化が図れ、将来の微細プロセスへも対応させるこ
とができる。

【００２６】図２，図３および図１を参照して本発明の
半導体記憶装置の製造方法における第１の実施例につい
て説明する。

【００２７】図２に示すように、まず、一導電型のシリ
コン基板３０を通常の熱酸化法で酸化して、その表面に
トンネリング媒体となる第１のゲート絶縁膜３１を形成
する。ここでシリコン基板３０には、面方位（１０
０）、比抵抗１０〜１５Ω・ｃｍのＰ型基板を使用し
た。

【００２８】ゲート絶縁膜３１をトンネリング媒体とし
て有効に用いるには、その膜厚をおよそ８〜１０ｎｍと
することが望ましい。本実施例では温度９００℃下で希
釈酸化法を用いてその膜厚を１０ｎｍとした。

【００２９】その後、このゲート絶縁膜３１上に、燐を
ドープした第１のポリシリコン膜３２Ａを形成する。こ
のときの燐のドープ量は約３×１０²⁰cm^-3である。ポリ
シリコン膜３２Ａの膜厚は、二層ポリシリコンプロセス
において、その上にさらに積層される制御ゲート電極４
０や層間絶縁膜４１の段差被覆性を高めるために、薄く
しておくのがよい。さらに、ポリシリコン膜３２Ａの抵
抗は、その上に形成される熱酸化膜の膜質を良好に保つ
ために２０〜３０Ω／□の範囲内とすることが好まし
い。

【００３０】燐を不純物として含むポリシリコン膜３２
Ａの形成には、たとえば、公知の気相成長法でポリシリ
コン膜を形成した後に燐をイオン注入法でドープする方
法と、ポリシリコン膜を気相成長法で形成する際に燐を
気相ドープする方法がある。

【００３１】ポリシリコン膜に燐をイオン注入法でドー
プする場合には、燐イオンがポリシリコン膜３２Ａを突
き抜けてゲート絶縁膜３１にまで達することがないよう
にしなければならない。具体的には、ポリシリコン膜３
２Ａの膜厚を１００〜３００ｎｍの範囲内とし、燐イオ
ンの加速エネルギーを４０〜６０ｋｅＶとすることが望
ましい。

【００３２】また、燐をポリシリコン膜に気相ドープす
る場合には、ＰＯＣｌ₃ガスやＰＨ₃ガスを使用する。

【００３３】その後、第１のポリシリコン膜３２Ａを熱
酸化した後、ナイトライド膜を公知の減圧気相成長法に
より成長させることによって、ポリシリコン膜３２Ａ上
にオキサイドナイトライド膜３３を形成する。ここで、
ポリシリコン膜３２Ａの酸化は、膜質を向上させるため
に、窒素（Ｎ₂）および酸素（Ｏ₂）を用いた分圧酸化法
またはそれに塩化水素（ＨＣｌ）を加えた酸化方法を用
い、９５０〜１１００℃の範囲内の温度で行う。酸化膜
の膜厚は１０〜２０ｎｍの範囲内とすることが好まし
い。これはポリシリコン膜３２Ａの酸化膜はできるだけ
薄くし、かつ半導体記憶装置の絶縁耐圧を約１７Ｖ以上
とするためである。また、ナイトライド膜の膜厚は１０
〜３０ｎｍ程度とする。

【００３４】このようにオキサイドナイトライド膜３３
を用いるのは、熱酸化膜を単層で用いる場合に比べて、
耐圧を保ったままより薄膜化することができるためであ
る。

【００３５】次に、図３に示すように、通常のフォトリ
ソグラフィ法でオキサイドナイトライド膜３３とポリシ
リコン膜３２Ａとを同時にエッチングし、浮遊ゲート電
極３２を幅約１μｍでパターンニングする。その後、メ
モリセルのソース拡散層３４およびドレイン拡散層３５
の領域を形成するために、通常のフォトリソグラフィ法
で、浮遊ゲート電極３２の一部分３６とソース拡散層３
４側のオフセット領域３７を覆うように、レジスト膜３
８を形成する。ここで、浮遊ゲート電極３２の一部分３
６は、レジスト膜３８を形成する際に、図面左右方向へ
アライメントずれを起した場合でも、レジスト膜３８の
端が浮遊ゲート電極３２の端より必要以上に離れないよ
うに、十分にマージンをとっておく。ここでは、そのマ
ージンを０.５μｍとしている。また、オフセット領域
３７の長さは、最終的に制御ゲート電極４０にのみ覆わ
れるトランジスタのゲート長に相当させている。メモリ
セルを動作させたときにパンチスルーが発生しないよう
に、レジスト膜３８のアライメントずれを考慮して、１
μｍ程度とする。

【００３６】レジスト膜３８の形成後、レジスト膜３８
と浮遊ゲート電極３２とをマスクとして、自己整合技術
によりシリコン基板３０の導電型と反対の導電型の不純
物イオン、たとえばシリコン基板３０がＰ型の場合に
は、Ｎ型の不純物である砒素または燐のイオンを打ち込
み、ソース拡散層３４およびドレイン拡散層３５を形成
する。ここで、砒素イオンを注入する場合には、加速エ
ネルギーを６０〜８０ｋｅＶの範囲内とし、燐イオンを
注入する場合には、加速エネルギーを４０〜１００ｋｅ
Ｖの範囲内とするドーズ量を１０¹⁵〜１０¹⁴ｃｍ^-2とし
ている。

【００３７】イオン注入後、約９５０℃の温度で、Ｎ₂
雰囲気中において１０〜３０分程度アニールする。これ
によってソース拡散層３４とドレイン拡散層３５は０.
３〜０.５μｍ程度の深さとなり、浮遊ゲート電極３２
下とレジスト膜３８下へ広がる。浮遊ゲート電極３２と
ドレイン拡散層３５とのオーバーラップ部分がトンネリ
ング領域となる。

【００３８】次に図４に示すように、レジスト膜３８を
除去してから、浮遊ゲート電極３２をマスクにして、酸
化シリコン膜３１の、浮遊ゲート電極３２下以外の部分
をエッチ除去した後、約１０００℃の温度で、窒素（Ｎ
₂）と酸素（Ｏ₂）とを用いた分圧酸化法、またはさらに
それにＨＣｌを加えた酸化方法を用いて、オフセット領
域の第２のゲート絶縁膜３９を形成する。ここで、第２
のゲート絶縁膜３９の膜厚は、シリコン基板３０上で２
０〜３０ｎｍ、ポリシリコン膜上では４０〜５０ｎｍで
ある。これによって、浮遊ゲート電極３２の側壁部分上
に酸化膜が形成され、実使用上の絶縁耐圧（約１７Ｖ）
を得ることができる。この際、オキサイドナイトライド
膜３３もその表面から厚さ約２ｎｍほどの部分が酸化さ
れて、オキサイド−ナイトライド−オキサイド膜とな
る。オキサイドナイトライド膜３３の表面部分を酸化す
ることで、不揮発性記憶装置の電荷保持特性の低下を阻
止することができる。このため、ここで形成される酸化
膜は半導体記憶装置の信頼性に大きな影響を与える。

【００３９】その後、燐をドープした第２のポリシリコ
ン膜を公知の気相成長法により全面に形成する。このと
きの燐のドープ量は約３×１０²⁰cm^-3である。第２のポ
リシリコン膜は、配線および周辺のトランジスタのゲー
トとしても使用されるので、コンタクトをとるのに十分
な厚さであって、第１のポリシリコン膜より厚く形成す
ることが必要である。ここでは４００ｎｍで使用した。
したがって、燐をドープする際のイオン注入における加
速エネルギーも８０〜１００ｋｅＶ程度とし、第１のポ
リシリコン膜に対するイオン注入時に比べて少し高めと
する。これによって、このポリシリコン膜の抵抗を配線
として使用するのに適当な２０Ω／□前後に形成する。

【００４０】次に、通常のフォトリソグラフィ法によっ
て制御ゲート電極４０を、ソース拡散層３４とドレイン
拡散層３５とにまたがって、オフセット領域３７におい
て第２のゲート絶縁膜３９を介してオーバラップし、浮
遊ゲート電極３２を覆うように形成する。

【００４１】これによって、メモリセルを構成する二つ
のトランジスタ、すなわち制御ゲート電極４０のみで覆
われたチャネル領域を持つトランジスタと、浮遊ゲート
電極３２および制御ゲート電極４０の二層膜で覆われた
チャネル領域を持つトランジスタとが直列に接続された
構成となる。

【００４２】この後、層間絶縁膜４１を形成し、この層
間絶縁膜４１に電極の取り出し口となるコンタクト孔４
２を設けてから、金属膜を蒸着法で形成し、それを選択
的に除去して所定のパターンの金属配線４３を形成し
て、図４に示す半導体記憶装置とする。

【００４３】ここで、層間絶縁膜４１は常圧ＣＶＤ法で
成長させた膜厚０.１μｍのＮＳＧ膜と膜厚０.８μｍの
ＢＰＳＧ膜とで形成されている。このＢＰＳＧ膜は、温
度９００℃前後でリフローされて、その表面を平坦化す
る。これらの膜厚は、後の工程で形成される金属配線４
３および下地基板の間に形成される寄生容量と、反転電
圧特性とを考慮して決める。その形成には、すでに形成
されたトランジスタへの影響を抑えるために、できるだ
け低い温度で形成できるＣＶＤ法を用いた。コンタクト
孔４２は通常のフォトリソグラフィ法でレジスト膜を選
択的に除去して形成する。その開口の位置は、コンタク
ト孔４２を挟んでその両側にあるトランジスタの制御ゲ
ート電極に接しないように、マージンをもって決める。

【００４４】図５は図４に示した半導体記憶装置の平面
図である。各々のメモリセルは、ドレイン拡散層３５へ
のコンタクト孔４２に関して対称の位置に形成されてい
る。各ドレイン拡散層３５は金属配線４３に紙面縦方向
に接続され、各ビットラインを構成している。各メモリ
セルのソース拡散層３４の両端にはそれぞれソースコン
タクト孔が形成されており、それらを通して金属配線４
３が接続されて、共通のソースラインを形成している。
各制御ゲート電極４０は、その両端部でそれぞれ別の金
属配線４３に接続されて、各ワードラインを構成してい
る。制御ゲート電極４０は浮遊ゲート電極３２を覆うよ
うに形成されている。なお、図には図３に示したレジス
ト膜３８の位置を参考のために示した。

【００４５】図６〜図１０は本発明の半導体記憶装置の
製造方法における第２の実施例の工程断面図である。

【００４６】図６に示すように、一導電型シリコン基板
５０上に、トンネリング媒体となる厚さ１００Å前後の
第１のゲート絶縁膜５１を形成し、さらにその上にポリ
シリコン膜からなる浮遊ゲート電極５２とオキサイドナ
イトライド膜５３を形成する。浮遊ゲート電極５２の、
ソース拡散層の形成領域側については、第１の実施例と
同じ手順で形成する。一方、ドレイン拡散層の形成領域
側については、ドレイン拡散層と接続されるコンタクト
領域までを覆うように、浮遊ゲート電極５２をいったん
大きめにパターンニングする。

【００４７】次に、図７に示すように第１の実施例と同
じ手順で第２のゲート絶縁膜５９を形成し、その後、ポ
リシリコン膜６０を全面に形成する。そして、ポリシリ
コン膜６０をフォトリソグラフィ法で選択的にエッチン
グする。すなわち、図７に示すように、レジスト膜６１
をマスクとしてポリシリコン膜６０をエッチングし、後
述するソース拡散層側の制御ゲート電極６０の端縁６０
ａを位置決めする。

【００４８】次いで図８に示すように、新たに所定のパ
ターンのレジスト膜６２を上述と同じ手順で形成し、そ
れをマスクとして、ポリシリコン膜６０を異方性エッチ
ング法でエッチし、さらに、別のガスを用いてオキサイ
ドナイトライド膜５３を異方性エッチング法でエッチし
てから、浮遊ゲート電極５２を構成するポリシリコン膜
をポリシリコン膜６０と同じエッチング条件で選択的に
除去する。このエッチングによって、後述するようなド
レイン拡散層領域上の制御ゲート電極６０の端縁６０ｂ
を位置決めする。ここで、レジスト膜６１の開口幅は約
２μｍ、浮遊ゲート電極５２の幅は約１μｍ、制御ゲー
ト電極６０の幅は約２μｍとした。

【００４９】次に、制御ゲート電極６０をマスクとし
て、図９に示すように、シリコン基板５０にそれと反対
の導電型の不純物イオンを打ち込み、さらに窒素雰囲気
中において温度９５０℃前後で数１０分間アニールす
る。これによってソース拡散層５４およびドレイン拡散
層５５がそれぞれ制御ゲート電極６０および浮遊ゲート
電極５２の端部に関して自己整合的に形成される。ここ
で、イオン注入条件として、砒素の場合には加速エネル
ギーを６０〜８０ｋｅＶとし、燐の場合には加速エネル
ギー４０〜１００ｋｅＶとして、ドーズ量を１０¹⁵〜１
０¹⁴ｃｍ^-2程度とした。

【００５０】その後、層間絶縁膜６３を形成した後、通
常のフォトリソグラフィ法でドレイン拡散層５５上の領
域にコンタクト孔６４を開口する。その後、層間絶縁層
６３上に金属膜を付け、それを所定のパターンに選択的
に除去して金属配線６５を形成して、図１０に示す半導
体記憶装置とする。

【００５１】図１１はこの半導体記憶装置の平面図であ
る。各々のメモリセルは、ドレイン拡散層５５へのコン
タクト孔６４に関して対称の位置に形成されている。各
ドレイン拡散層５５は金属配線６５に接続され、各ビッ
トラインを構成する。各メモリセルのソース拡散層５４
の両端部分上にはそれぞれソースコンタクト孔が設けら
れ、これらソースコンタクト孔を通してソース拡散層５
４が金属配線６５に接続され、共通のソースラインが形
成される。各制御ゲート電極６０は、端部でそれぞれ別
の金属配線６５に接続されて、各ワードラインを構成し
ている。また、制御ゲート電極６０は浮遊ゲート電極５
２を覆うように形成されている。

【００５２】なお、図１１において、図面左側に示した
矢印は、リソグラフィ工程におけるレジストパターンの
位置を示す。はじめのリソグラフィ工程では、中央の２
本の金属配線６５を覆うように矢印６２で示した領域に
形成される。次のリソグラフィ工程では、中央の２本の
金属配線６５およびその間、すなわち矢印６１で示した
領域を開口するよう形成される。特に、図５に示した第
１の実施例による半導体記憶装置の平面図と異なる点
は、浮遊ゲート電極５２のドレイン拡散層５５側の端部
５２ｄと、制御ゲート電極６０のドレイン拡散層５５側
の端部とが同一ライン上に自己整合的に形成されている
点である。

【００５３】次に、図１２〜図１５を参照して、本発明
の半導体記憶装置の製造方法における第３の実施例につ
いて説明する。

【００５４】まず、図１２に示すように、一導電型のシ
リコン基板７０上に、トンネリング媒体となる膜厚０.
０１ｎｍ前後の第１のゲート絶縁膜７１を形成し、さら
にその上に第１のポリシリコン膜７２Ａとオキサイドナ
イトライド膜７３とを順次形成する。次に、通常のフォ
トリソグラフィ法を用いて、第１のポリシリコン膜７２
Ａのエッチングマスクとなるレジストパターン（図示せ
ず）を形成する。

【００５５】このレジストパターンをマスクにして、第
１のポリシリコン膜７２Ａとオキサイドナイトライド膜
７３とをエッチングして、所定のパターン領域の部分を
残して他の部分を除去する。この後、レジストを除去す
る。このエッチングによって浮遊ゲート電極７２が形成
される。その後、図１３に示すように、メモリセルのソ
ース拡散層とドレイン拡散層とを形成するために、斜め
イオン注入を施す。イオン注入にはシリコン基板７０と
は反対導電型のイオン、たとえばシリコン基板７０がＰ
型である場合には、Ｎ型のイオンである砒素イオンまた
は燐イオンを使用する。その注入角度を基板７０の表面
に対して４５度とした。斜めイオン注入により、イオン
はメモリセルの浮遊ゲート電極７２の影になる側（図１
３では各浮遊ゲート電極７２の左側）に、その厚みにほ
ぼ等しい距離だけ離れてＮ型拡散層が形成される。斜め
イオン注入の影にならない側（図１３では各浮遊ゲート
電極７２の右側）では、浮遊ゲート電極７２の端部の下
の領域にもＮ型拡散層が形成される。次に、窒素雰囲気
中において、温度９５０℃で約３０分程度アニールす
る。これによって、イオン注入された不純物が拡散し、
所望のソース拡散層８６，８８とドレイン拡散層８７と
が形成される。

【００５６】このようにして、図１４に示すように、メ
モリセルのドレイン拡散層８７が浮遊ゲート電極７２の
一方の端部の下に入り込み、浮遊ゲート電極７２とオー
バーラップした位置関係になる。一方、ソース拡散層８
６，８８は浮遊ゲート電極７２の影の部分だけ離れて形
成される。

【００５７】それから、図１５に示すように、基板７０
上に第２のゲート絶縁膜７９と制御ゲート電極８０と層
間絶縁膜８１とを順次積層する。以後、第１，第２の実
施例と同じ手順でドレイン拡散層８７に接続された金属
配線を設ける。

【００５８】この実施例によれば、第１の実施例で示し
たソース拡散層とドレイン拡散層を形成する際のレジス
トマスクは不要になり、マスクレス自己整合法によっ
て、ソース拡散層８６，８８、およびドレイン拡散層８
７を形成することができる。この実施例におけるイオン
注入条件は第１の実施例と同じである。また、このイオ
ン注入による横方向への拡散層の広がりは３０〜５０ｎ
ｍ程度である。

【００５９】なお、各メモリセル中の拡散層８６，８８
をソースに代えてドレインとして使用し、拡散層８７を
ドレインに代えてソースとして使用してもよい。

【００６０】以上の説明から明らかなように、上述の実
施例の構造、製造方法によれば、トンネル領域は浮遊ゲ
ート電極端からのＮ型拡散層の横方向拡散によって自動
的に制御されるため、製造が簡単であって、しかもアラ
イメントマージンを考慮する必要がなくなるため、安定
した動作と、より狭いセル面積を実現することができ
る。

【００６１】しかも、上述の実施例によれば、従来のよ
うなトンネル領域の面積のばらつきがなく、消去時のカ
ップリングレシオを安定させ、その値を小さくできる。

【００６２】このことをより詳細に説明するために、従
来構造の半導体記憶装置と本実施例による半導体記憶装
置の特性を図１６〜図１９に対比して示す。

【００６３】図１６は書き込み特性を示し、また図１７
は消去特性を示す。図中の実線は従来の半導体記憶装置
の特性であり、破線が本実施例による半導体記憶装置の
特性である。横軸に書き込み時間あるいは消去時間をと
り、縦軸にメモリセルのしきい値電圧をとっている。書
き込み特性は従来の半導体記憶装置とほぼ同じである
が、消去特性が従来のものより改善されていることがわ
かる。

【００６４】次に、特性のばらつき度合を図１８および
図１９に示す。図１８は書き込み特性のばらつきを、図
１９は消去特性のばらつきをそれぞれ示す。縦軸はメモ
リセルのしきい値電圧を示し、横軸に書き込み時間ある
いは消去時間を示す。図中の実線は従来の半導体記憶装
置の特性を示し、破線は本実施例による半導体記憶装置
の特性を示す。これより、従来の半導体記憶装置の場合
にはアライメントずれによる書き込み特性のばらつきの
大きいことがわかる。これに対して、本実施例によれば
ばらつきがかなり小さく、特性の改善されていることが
わかる。消去特性についても同様のことが言える。

【００６５】このような理由から本発明では、従来技術
のように浮遊ゲート電極マスクと、トンネリング媒体の
形成されたトンネル窓を形成するマスクとのアライメン
トマージンを考慮することなくセルレイアウトができ、
より狭い面積で高性能の半導体記憶装置が得られる。

【００６６】

【発明の効果】本発明の構造、製造方法によれば、トン
ネル領域が浮遊ゲート電極端からのＮ型拡散層の横方向
拡散によって自動的に制御される為、製造工程が簡単で
しかもアライメントマージンを考慮する必要がないた
め、安定した動作と、より狭いセル面積が実現できる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１の実施例を説明
するための断面図

【図２】本発明の半導体記憶装置の製造方法の第１の実
施例を説明するための工程断面図

【図３】本発明の半導体記憶装置の製造方法の第１の実
施例を説明するための工程断面図

【図４】本発明の半導体記憶装置の製造方法の第１の実
施例を説明するための工程断面図

【図５】本発明の半導体記憶装置の製造方法の第１の実
施例によって得られる半導体記憶装置を説明するための
平面図

【図６】本発明の半導体記憶装置の製造方法の第２の実
施例を説明するための工程断面図

【図７】本発明の半導体記憶装置の製造方法の第２の実
施例を説明するための工程断面図

【図８】本発明の半導体記憶装置の製造方法の第２の実
施例を説明するための工程断面図

【図９】本発明の半導体記憶装置の製造方法の第２の実
施例を説明するための工程断面図

【図１０】本発明の半導体記憶装置の製造方法の第２の
実施例を説明するための工程断面図

【図１１】本発明の半導体記憶装置の製造方法の第２の
実施例によって得られる半導体記憶装置を説明するため
の平面図

【図１２】本発明の半導体記憶装置の製造方法の第３の
実施例を説明するための工程断面図

【図１３】本発明の半導体記憶装置の製造方法の第３の
実施例を説明するための工程断面図

【図１４】本発明の半導体記憶装置の製造方法の第３の
実施例を説明するための工程断面図

【図１５】本発明の半導体記憶装置の製造方法の第３の
実施例を説明するための工程断面図

【図１６】本発明による半導体記憶装置の書き込み時間
とメモリセルのしきい値電圧の関係を説明するための図

【図１７】本発明による半導体記憶装置の消去時間とメ
モリセルのしきい値電圧の関係を説明するための図

【図１８】本発明による半導体記憶装置の書き込み時間
のばらつきとメモリセルのしきい値電圧の関係を説明す
るための図

【図１９】本発明による半導体記憶装置の消去時間のば
らつきとメモリセルのしきい値電圧の関係を説明するた
めの図

【図２０】従来の半導体記憶装置の断面図

【符号の説明】

１０半導体基板１１ゲート絶縁膜１２浮遊ゲート電極１３オキサイドナイトライド膜１４ソース拡散層１５ドレイン拡散層１６制御ゲート電極１７制御ゲート電極１６下に位置する領域１８層間絶縁膜１９コンタクトホール２０金属配線３０シリコン基板３１ゲート絶縁膜３２Ａポリシリコン膜３２浮遊ゲート電極３３オキサイドナイトライド膜３４ソース拡散層３５ドレイン拡散層３７オフセット領域３８レジスト膜３９ゲート絶縁膜４０制御ゲート電極４１層間絶縁膜４２コンタクト孔４３金属配線５０シリコン基板５１ゲート絶縁膜５２浮遊ゲート電極５３オキサイドナイトライド膜５４ソース拡散層５５ドレイン拡散層５９ゲート絶縁膜６０ポリシリコン膜６１レジスト膜６３層間絶縁層６４コンタクト孔６５金属配線７０シリコン基板７１ゲート絶縁膜７２Ａポリシリコン膜７２浮遊ゲート電極７３オキサイドナイトライド膜７９ゲート絶縁膜８０制御ゲート電極８１層間絶縁膜８６，８８ソース拡散層８７ドレイン拡散層

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板と、前記半導体基
板中に離間して形成された逆導電型の第１の拡散層およ
び第２の拡散層と、前記半導体基板上に形成されたゲー
ト絶縁膜と、少なくとも一方の端部が前記第２の拡散層
の一部分上に位置し、かつ他方の端部が前記第１，第２
の拡散層間の領域上に位置するよう前記ゲート絶縁膜上
に形成された浮遊ゲート電極と、絶縁膜を介在させて前
記浮遊ゲート電極表面を覆うように形成された制御ゲー
ト電極とを備えたことを特徴とする半導体記憶装置。
【請求項２】前記ゲート絶縁膜をトンネル絶縁膜とし
て用いることを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】一導電型の半導体基板と、前記半導体基
板中に離間して形成された、少なくとも二つの逆導電型
の拡散層と、前記半導体基板上に形成されたゲート絶縁
膜と、少なくとも一方の端部が前記拡散層のいずれか一
方の一部分上に位置し、かつ他方の端部が前記拡散層間
の領域上に位置するよう前記ゲート絶縁膜上に形成され
た浮遊ゲート電極と、絶縁膜を介在させて前記浮遊ゲー
ト電極表面を覆うように形成された制御ゲート電極とを
備えたことを特徴とする半導体記憶装置。
【請求項４】前記ゲート絶縁膜をトンネル絶縁膜とし
て用いることを特徴とする請求項３記載の半導体記憶装
置。
【請求項５】一導電型の半導体基板と、前記半導体基
板中にそれぞれ離間して形成された逆導電型の第１の拡
散層、第２の拡散層および第３の拡散層と、前記半導体
基板上に形成された、トンネル媒体となるゲート絶縁膜
と、少なくとも一方の端部が前記第２の拡散層上に位置
し、他方の端部が前記第２，第１の拡散層間の領域上に
位置するよう前記ゲート絶縁膜上に形成された第１の浮
遊ゲート電極と、少なくとも一方の端部が前記第２の拡
散層上に位置し、他方の端部が前記第２，第３の拡散層
間の領域上に位置するよう前記ゲート絶縁膜上に形成さ
れた第１の浮遊ゲート電極と、絶縁膜を介在させて前記
第１，第２の浮遊ゲート電極のそれぞれを覆うように形
成された制御ゲート電極とを備えたことを特徴とする半
導体記憶装置。
【請求項６】一導電型の半導体基板と、前記半導体基
板中に離間して形成された逆導電型の第１の拡散層およ
び第２の拡散層と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記第２の拡散層の一部分上および前記第
２，第１の拡散層間の領域上に位置するよう前記ゲート
絶縁膜上に形成された浮遊ゲート電極と、絶縁膜を介在
させて前記浮遊ゲート電極の一側面を除く他の面を覆う
ように形成された制御ゲート電極とを備えたことを特徴
とする半導体記憶装置。
【請求項７】前記ゲート絶縁膜をトンネル絶縁膜とし
て用いることを特徴とする請求項５記載の半導体記憶装
置。
【請求項８】一導電型の半導体基板上にトンネル媒体
としてのゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲ
ート電極上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜の一部分上から前記半導体基板上にわたってレ
ジスト膜を形成する工程と、前記レジスト膜、前記浮遊
ゲート電極および前記第１の絶縁膜をマスクとして、自
己整合的に第１の拡散層および第２の拡散層を形成する
工程と、前記浮遊ゲート電極の上に第２の絶縁膜を形成
する工程と、前記第１，第２の絶縁膜が形成された前記
浮遊ゲート電極を覆うように制御ゲート電極を形成する
工程とを備えたことを特徴とする半導体記憶装置の製造
方法。
【請求項９】前記第１の拡散層を前記浮遊ゲート電極
形成領域直下の領域から一定の距離だけ離れた位置に形
成することを特徴とする請求項８記載の半導体記憶装置
の製造方法。
【請求項１０】トンネル媒体となるゲート絶縁膜を一
導電型の半導体基板上に形成する工程と、浮遊ゲート電
極となる第１の導電膜を前記ゲート絶縁膜上に形成する
工程と、前記第１の導電膜上に絶縁膜を形成する工程
と、前記浮遊ゲート電極を覆うように制御ゲート電極と
なる第２の導電膜を前記絶縁膜上に形成する工程と、前
記第２の導電膜、前記絶縁膜および第１の導電膜の所定
の領域を選択的に除去する工程と、前記第２の導電膜を
マスクに自己整合的にイオン注入を行い、少なくとも二
つの拡散層を形成する工程を備えたことを特徴とする半
導体記憶装置の製造方法。
【請求項１１】前記第２の導電膜、前記絶縁膜および
第１の導電膜を除去する工程によって、少なくとも二つ
の浮遊ゲート電極または二つの制御ゲート電極を形成す
ることを特徴とする請求項１０記載の半導体記憶装置の
製造方法。
【請求項１２】トンネル媒体となるゲート絶縁膜を一
導電型の半導体基板上に形成する工程と、浮遊ゲート電
極となる導電膜を前記ゲート絶縁膜上に形成する工程
と、前記導電膜上に絶縁膜を形成する工程と、前記絶縁
膜が形成された前記浮遊ゲート電極をマスクにして前記
半導体基板と逆導電型のイオンを斜め方向からイオン注
入する工程と、前記絶縁膜が形成された前記浮遊ゲート
電極を覆うように制御ゲート電極を形成する工程とを備
えたことを特徴とする半導体記憶装置の製造方法。