KR930008081B1 - 싱글 폴리 이이피롬 셀 및 그 제조방법 - Google Patents
싱글 폴리 이이피롬 셀 및 그 제조방법 Download PDFInfo
- Publication number
- KR930008081B1 KR930008081B1 KR1019910001340A KR910001340A KR930008081B1 KR 930008081 B1 KR930008081 B1 KR 930008081B1 KR 1019910001340 A KR1019910001340 A KR 1019910001340A KR 910001340 A KR910001340 A KR 910001340A KR 930008081 B1 KR930008081 B1 KR 930008081B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- region
- substrate
- film
- conductive layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 230000005641 tunneling Effects 0.000 claims abstract description 35
- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 241000047703 Nonion Species 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 229920006395 saturated elastomer Polymers 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 40
- 238000010586 diagram Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 레이아웃도.
제 2 도는 제 1 도에 따른 등가회로도.
제 3 도는 종래의 단면도.
제 4 도는 종래의 제조공정도.
제 5 도는 본 발명에 따른 레이아웃도.
제 6 도는 본 발명에 따른 단면도.
제 7 도는 본 발명에 따른 제조공정도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 싱글폴리 이이피롬(Single-poly ElectricaIly Erasable Programmable Read only Memory ; Single-poly EEPROM)셀 및 그 제조방법에 관한 것이다. 일반적으로 싱글 폴리 이이피롬 셀은 모오스 트랜지스터로 구성된 제1 및 제 2 선택 트랜지스터와 플로팅 게이트(floating gate)를 갖는 센스 트랜지스터로 구성된다. 상기 제 1 및 제 2 선택 트랜지스터의 게이트와 센스 트랜지스터의 플로팅 게이트는 도전층을 침적한 후 한번의 사진 식각 공정에 의해 형성할 수 있다.
그러므로 제 1 도전형의 반도체 기판 상에 형성된 채널 영역에 의해 이격된 제 2 도전형의 소오스 및 드레인 영역과, 상기 채널 영역 상부에 터널 산화막을 중간층으로 하여 형성된 플로팅 게이트와, 그 상부에 적층되어 형성된 콘트롤 게이트로 이루어지는 더블폴리(double-poly)이이피롬셀에 비해 보다 간단한 공정으로 싱글폴리 이이피롬 셀을 얻을 수 있다. 제 1 도는 종래의 싱글 폴리 이이피롬 셀의 레이아웃도로서, 미국특허 제4,807,003호에 개시되어 있다.
서로 이웃하여 세로방향으로 신장된 제 1 및 제 2 액티브 라인(2, 4)과, 상기 두 액티브 라인(2, 4)상부에 걸쳐 가로방향으로 신장된 워드라인(6)과, 플로팅 게이트를 위한 다결정 실리콘층(8)과, 상기 각각의 액티브라인(2, 4)의 소정 영역에 형성된 제 1 및 제 2 터널링 산화막(10, 12)과, 상기 제1 및 제 2 터널링 산화막(10, 12)이 형성된 영역을 각각 포함하는 다수의 도우핑 영역(14, 16, 18)과, 상기 제 1 액티브 라인(2)에 접촉하고상기 워드라인(6)에 평행하게 형성된 접지라인(20)으로 구성된다.
상기 제 1 및 제 2 액티브 라인(2, 4)은 그 각각에 형성된 접촉부(3,5)에 의해 비트라인 및 선택 라인과 접속된다.
제 2 도는 상기 제 1 도에 따른 등가회로도로서 게이트가 상기 워드라인(6)을 공유하고 각각의 드레인이 비트라인과 선택라인에 연결된 제 1 및 제 2 선택 트랜지스터(22, 24)와, 상기 제 1 선택 트랜지스터(22)의 소오스와 접지라인(20)사이에 채널이 연결되고 상기 다결정 실리콘층(8)을 게이트로 하는 센스 트랜지스터(26)와, 상기 제 1 터널링 산화막(10)을 유전막으로 하여 그 하면과 상면의 상기 제 1 선택 트랜지스터(22)의 소오스 및 센스트랜지스터(26)의 게이트에 의해 형성되는 제 1 캐패시터(28)와, 상기 제 2 터널링 산화막(12)을 유전막으로 하여 그 하면과 상면의 상기 제 2 선택 트래지스터(24)의 소오스 및 센스 트랜지스터(26)의 게이트에 의해 형성되는 제 2 캐패시터(30)로 구성된다.
제 3 도는 종래의 싱글 폴리이이피롬 셀의 단면도로서 상기 제 1 도의 A-A'선을 자른 단면도이다.
상기 제 1 도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다.
상기 도면에서 좌측의 b영역은 A-A단면중 세로방향의 단면도이고 우측의 c영역은 가로방향의 단면도이다
비트라인과 선택라인 사이에 해당하는 영역에 필드산화막(34)이 형성된 제 1 도전형의 반도체 기판(32)과, 상기 기판(32)상에 형성된 제 1 채널 영역(47)에 의해 서로 이격된 제 2 도전형의 제 1 및 제 2 도우핑 영역(48, 50)과, 상기 제 1 채널 영역(47) 상면의 산화막(40)을 중간층으로 하는 워드라인(6)으로 형성되는 제 1선택 트랜지스터(22)와, 상기 제 2 도우핑 영역(50)에 인접하여 형성된 제 3 도우핑영역(14) 및 상기 필드산화막(34)사이에 형성된 제 4 도우핑 영역(16)과, 상기 제 3 및 제 4 도우핑 영역(14, 16) 상면의 제 1 및 제 2 터널링 산화막(10, 12)을 중간층으로 하는 다결정 실리콘층(8)의 제 1 및 제 2 하향 돌출부에 의해 형성되는 제 1 및 제 2 캐패시터(28, 30)와, 제 2 채널 영역(49)에 의해 서로 이격된 제 2 도전형의 상기 제 3 도우핑 영역(14)및 제 5 도우핑 영역(18, 제 3 도에는 도시되지 않음)과 상기 제 2 채널 영역(49)상면의 상기 산화막(40)을 중간층으로 하는 다결정 실리콘층(8)에 의해 형성되는 센스 트랜지스터(26)와, 상기 제 1 도우핑 영역(48)의 소정 영역을 제외하여 상기 기판(32)상면에 형성된 절연막(52)과, 상기 노출된 제 1 도우핑 영역(48)에 접촉하는 비트라인(54)으로 구성된다.
제 4a-e 도는 종래의 싱글폴리 이이피롬셀의 제조공정도로서 상기 제 3 도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다. 또한 상기 도면에서 좌측의 b영역은 A-A단면중 세로방향의 단면도이고 우측의 c영역은 가로방향의 단면도를 나타낸다.
우선 제 1 도전형의 반도체 기판(32)상에 제 1 산화막(33)과 질화막(도면에 도시되지 않음)을 순차적으로 형성한 후 사진 식각 공정을 실시하여 비트라인과 선택라인 사이에 해당하는 영역의 상기 기판(32)표면을 노출시킨다. 그후 산화공정을 실시하여 필드산화막(34)을 형성한 후 상기 질화막을 제거한다.
그다음 상기 제 4a 도에 도시된 바와 같이, 상기 기판(32)상면에 제 1 포토레지스터(38)를 도포한 후 사진 식각 공정으로 상기 제 3 및 제 4 도우핑 영역이 형성될 부위가 노출되도록 패턴을 형성하여 제 2 도전형의 불순물을 이온주입한다.
상기 제 4b 도에서 상기 제 1 포토 레지스터(38)와 제 1 산화막(33)을 제거한 후 상기 기판(32)상면에 게이트 산화막을 형성하기 위하여 제 2 산화막(40)을 형성한다. 이때 상기 이온 주입 영역이 확산되어 제 3 및 제 4 도우핑 영역(14, 16)이 완성된다. 그 다음 상기 기판(32)상면에 제 2 포토레지스터(42)를 도포한 후 제 1 및 제 2 터널링 산화막이 형성될 영역이 노출되도록 패턴을 형성하여 기판(32)표면이 노출되도록 상기 제 2 산화막(40)을 식각한다.
그 다음 상기 제 4c 도에서 상기 제 2 포토레지스터(42)를 제거한 다음 산화공정을 실시하여 100Å 정도의 두께를 가지는 제 1 및 제 2 터널링 산화막(10, 12)을 형성한다.
그다음 상기 기판(32)상면에 다결정 실리콘층(44)을 형성한다.
상기 제 4d 도에서 상기 기판(32)상면에 제 3 포토레지스터(46)를 도포하여 상기 제 1 및 제 2 선택 트랜지스터의 게이트와 센스 트랜지스터의 게이트 및 제 1, 제 2 캐패시터가 형성될 영역을 한정하여 패턴을 형성한 다음 노출된 영역의 다결정 실리콘층을 식각한다.
그 결과 상기 도면에 도시된 바와 같이 제 1 선택 트랜지스터의 게이트(6)및 센스 트랜지스터의 게이트와 제 1 및 제 2 캐패시터를 위한 제 1 및 제 2 하향돌출부를 포함하는 다결정 실리콘층(8)이 형성된다.
그 다음 제 1 및 제 2 도우핑 영역을 형성하기 위하여 제 2 도전형의 불순물올 이온주입한다.
상기 제 4e 도에서 상기 제 3 포토 례지스터(46)를 제거한 후 기판(32)상면에 절연막(52)을 형성한다.
이때 상기 이온 주입 영역이 확산되어 상기 제 1 선택 트랜지스터의 드레인 및 소오스가 되는 제 1 및 제 2 도우핑 영역(48, 50)이 형성된다. 그 다음 비트라인과의 접촉을 위하여 통상의 사진 식각 공정으로 상기 제 1 도우핑 영역(48)상면의 절연막을 식각하여 개구부를 형성한 후 금속층을 형성하여 비트라인을 완성한다.
상기 제 1 도 내지 제 3 도에 도시된 바와 같은 싱글 폴리이이피롬 셀에서는 더블 폴리 이이피롬셀의 기판과 플로팅 게이트에 의한 제 1 캐패시터와,플로팅 게이트와 콘트롤 게이트에 의한 제 2 캐패시터가 제 1 또는제 2 터널링 산화막을 중간층으로 하는 다결정 실리콘층과 제 3 또는 제 4 도우핑 영역에 의해 형성된다. 즉, 상기 제 1 터널링 산화막(10)에 의해 형성되는 캐패시턴스가 실제로 전자들의 터널링이 일어나는 터널링 캐패시턴스(C1)이고, 상기 제 2 터널링 산화막(12)에 의해 형성되는 캐패시턴스가 콘트롤 게이트의 전압이 플로팅 게이트에 인가되도록 하는 커플링 캐패시턴스(C2)이다.
따라서 싱글 폴리 이이피롬 셀의 동작은 통상의 더블 폴리 이이피롬 셀과 같다. 즉 얇은 산화막으로 이루어지는 터널링 영역에 인가되는 전계에 기인하는 F-N(Fowler-Nordheim) 터널링을 이용하여, 제 1 및 제 2 터널링 산화막에 걸쳐 형성된 다결정 실리콘층으로 이루어진 플로팅 게이트에 전자를 축적 또는 소거시킴으로서 이루어진다.
일반적으로 싱글 폴리 이이피롬 셀의 프로그램 동작을 위해서는 선택 라인과 워드라인에 하이상태의 전압을 인가하고 비트라인에 로우상태의 전압을 인가한다. 그에 따라 제 2 선택 트랜지스터(24)가 턴온되어 제 2 캐패시터에 전하들이 축적됨에 의한 하이상태의 전압이 상기 센스 트랜지스터(26)의 게이트와 접속하는 플로팅 게이트에 인가된다.
한편 워드라인에 인가된 하이상태의 전압에 의해 상기 제 1 선택 트랜지스터(22)는 턴온 상태가 되어 상기 제 1 선택 트랜지스터(22)의 소오스에 접속되어 제 1 캐패시터를 이루는 제 3 도우핑 영역에 비트라인의 로우상태 전압이 인가된다.
그 결과 상기 제 3 도우핑 영역으로부터 그 상부의 플로팅 게이트로 전자들이 터널링 됨에 의해 상기 플로팅 게이트에 전자들이 축적되어 프로그램 동작이 수행된다.
그리고 싱글폴리 이이피롬셀의 소거동작을 위해서는 비트라인과 워드라인에 하이상태의 전압을 인가하고 선택라인에 로우상태의 전압을 인가한다. 그 결과 프로그램시와 같은 동작원리에 의하여 상기 플로팅 게이트로부터 제 3 도우핑 영역으로 전자들이 터널링됨에 의해 상기 플로팅 게이트의 전자들이 방전되어 소거동작이 수행된다.
상기한 바와 같은 프로그램 동작시 상기 제 4 도우핑 영역에 인가되는 프로그램 전압을 Vp라 하고, 상기 제 3 도우핑 영역과 플로팅 게이트 사이에 인가되는 전압을
라 하면,
(△Q는 플로팅 게이트에 축적된 전하이다.)
이다. 상기 제 (1) 식으로부터
와 같이 나타낼 수 있다.
프로그램 동작시 전자들의 터널링은
의 크기에 비례하여 증가하므로 양호한 프로그램 동작을 위해서는
의 값을 크게 해주는 것이 필요하다. 상기 제 (2) 식에서 알 수 있는 바와 같이 Vp의 값이 소정의 값으로 일정하고 △Q=0이라고 가정할 경우
는 결합비(coupling ratio)로 정의되는
의 값에 비례한다.
그 결과 원하는
를 얻기 위해서는
의 조건이 요구된다. 따라서 상기 조건을 만족시키기 위하여 C2가 큰 값을 갖도록 해주는 것이 필요하다.
그러나 상기 제 1 터널링 산화막을 통한 F-N터널링에 의해 전기적 프로그램 및 소거동작을 행할때 상기 플로팅 게이트에 일정 이상의 전자가 축적되어 △Q의 값이 증가하게 되면 플로팅 게이트의 전위가 낮아지게된다.
그 결과 플로팅 게이트와 제 4 도우핑 영역에 의해 형성되는 콘트롤 게이트의 전위차에 의해 누설 전류가 발생하게 됨으로써 플로팅 게이트에 일정 전자 이상을 축적시킬 수 없게 된다. 따라서 상기 플로팅 게이트에 축적된 전하량에 대응하는 드레쉬 홀드 전압도 감소하게 된다.그 결과 플로팅 게이트에 축적되는 전하의 유무에 따른 드레쉬 홀드 전압의 차이인 드레쉬 홀드 전압창(Threshold Voltage Window)에 한계가 있다는 문제점이 있었다.
한편 커플링 캐패시턴스(C2)를 증가시키기 위해서는 통상의 더블 폴리 이이피롬 셀에 비해 6배 정도의 넓은 터널 면적이 필요하다는 문제점이 있었다.
상기와 같은 콘트롤 게이트와 플로팅 게이트 사이의 터널 면적의 증가는 수율(yield)을 감소시킨다는 문제점도 있었다.
따라서 본 발명의 목적은 싱글 폴리 이이피롬 셀 및 그 제조방법에 있어서 메모리셀의 드레쉬 홀드 전압창을 충분한 폭으로 확보할 수 있는 싱글 폴리 이이피롬 셀 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 싱글 폴리 이이피롬 셀 및 그 제조방법에 있어서 결합비가 증대됨과 동시에 수율이 향상된 싱글폴리 이이피롬 셀 및 그 제조방법을 제공함에 있다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여 커플링 캐패시터가 형성될 소정영역 상면에 제 1 산화막과 질화막이 적층된 패턴을 형성한 후 기판 전면에 제 2 산화막을 성장시켜 산화막-질화막-산화막으로 이루어지는 유전막을 형성하고, 상기 산화막-질화막-산화막으로 이루어지는 유전막과 기판 상면에 두껍게 형성되는 제 2 산화막의 두께차이를 이용하여 별도의 마스크 없이 이온주입 공정을 실시하여 상기 산화막-질화막-산화막으로 이루어지는 유전막 하면에 도우핑 영역을 형성함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제 5 도는 본 발명에 따른 싱글 폴리 이이피롬 셀의 레이아웃도이다.
상기 도면에 도시한 바와 같이 서로 이웃하여 세로방향으로 신장된 제 1 및 제 2 액티브 라인(62, 64)과, 상기 두 액티브 라인(62, 64)상부에 걸쳐 가로방향으로 신장된 워드라인(66)과, 상기 각각의 액티브 라인(62, 64)에 해당하는 소정의 영역에 형성된 제 2 도전형의 제 1 및 제 2 도우핑 영역(68, 70)과, 상기 제 1 및 제 2 도우핑 영역(68, 70)상면의 제 1 및 제 2 터널링 절연막을 중간층으로 하는 하향돌출부(72) 및 상향돌출부(74)와 상기 하향 돌출부(72) 및 상향돌출부(74)를 포함하여 상기 하향돌출부(72)와 소정거리 이격된 제 1 액티브(32)상으로 신장된 다결정 실리콘층(76)과, 상기 제 1 액티브 라인(62)과 접촉하여 워드라인(66)에 평행하게 형성된 접지라인(78)으로 구성된다.
상기 제1 및 제 2엑티브 라인(62, 64)은 그 각각에 형성된 접촉부(63, 65)에 의해 비트라인 및 선택라인과 접속된다.
상기 제 5 도에 따른 등가회로도는 상기 제 2 도와 같다.
제 6 도는 본 발명에 따른 싱글 폴리 이이피롬 셀의 단면도로서 상기 제 5 도의 B-B'선을 자른 단면도이다
상기 제 5 도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다. 상기 도면에서 좌측의 d영역은 B-B'단면중 세로방향의 단면도이고 우측의 e영역은 가로방향의 단면도이다.
비트라인과 선택라인 사이에 해당하는 영역에 필드산화막(84)이 형성된 제 1 도전형의 반도체 기판(80)과, 상기 기판(80)상에 형성된 제 1 채널 영역(108)에 의해 서로 이격된 제 2 도전형의 제 3 및 제 4 도우핑 영역(104, 106)과, 상기 제 1 채널 영역(108)상면의 산화막(93)을 중간층으로 하는 워드라인(66)으로 형성되는 제 1 선택 트랜지스터(22)와, 상기 제 4 도우핑 영역(106)에 인접하여 형성된 제 2 도전형의 제 1 도우핑 영역(68)및 상기 필드산화막(84)사이에 형성된 제 2 도우핑 영역(70)과, 상기 제 1 및 제 2 도우핑 영역(68, 70)상면의 제 1 및 제 2 터널링 절연막(102, 94)을 중간층으로 하는 다결정 실리콘층(76)의 하향돌출부(72) 및 상향돌출부(74)에 의해 형성되는 제 1 및 제 2 캐패시터(28, 30)와, 상기 제 3 도우핑 영역(104)상면의 소정 영역을 제외하여 상기 기판(80)상면에 형성된 층간절연막(110)과, 상기 노출된 제 3 도우핑 영역(104)에 접촉하는 비트라인(112)으로 구성된다.
제 7(a)-(f) 도는 본 발명에 따른 싱글 폴리 이이피롬 셀의 제조공정도로서 상기 제 6 도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다.
또한 상기 도면에서 좌측의 d영역은 B-B'단면중 세로방향의 단면도이고 우측의 e영역은 가로방향의 단면도를 나타낸다.
출발물질은 비저항이 18Ω-cm이고 (100)의 결정방향을 갖는 P형 실리콘 기판으로 한다.
상기 제 7a 도에서 상기 기판(80)상에 버퍼산화막(82)과 질화막(도면에 도시되지 않음)을 순차적으로 형성한 후 사진 식각 공정을 실시하여 비트라인과 선택 라인 사이에 해당하는 영역의 상기 기판(80)표면을 노출시킨다. 그 후 산화공정을 실시하여 필드산화막(84)을 형성한 후 상기 질화막을 제거한다.
그 다음 상기 제 7b 도에서 상기 버퍼산화막(82)을 제거한 후 상기 기판(80)상면에 열산화공정 또는 화학기상 증착법에 의한 제 1 산화막(86)을 50Å 정도의 두께로 형성한다. 그 다음 상기 제 1 산화막(86) 상면에 저압화학 기상 증착법으로 질화막(88)을 100Å 정도의 두께로 침적한다. 그 후 상기 질화막(88) 상면에 제 1 포토레지스터(90)를 도포한 후 사진 식각 공정에 의해 제 2터널링 절연막이 될 산화막-질화막의 패턴을 형성한다.
상기 제 7c 도에서 상기 제 1 포토레지스터(90)를 제거한 후, 1000℃ 정도의 온도에서 약 10분 동안 습식산화 공정을 실시하여 상기 기판(80)상면에 제 2 산화막(92)을 형성한다. 이때 상기 산화막-질화막 상면에는 30-40Å 정도의 얇은 산화막이 형성되나, 기판이 노출된 영역에서는 실리콘과의 반응에 의해 1000Å 정도의 두꺼운 산화막이 형성된다.
그 다음 상기 산화막-질화막-산화막으로 형성된 터널링 절연막 하면에 제 2 도전형의 제 2 도우핑 영역(70)을 형성하기 위하여 이온주입을 실시한다. 여기서 상기 이온주입은 별도의 마스크 없이 이온 주입 영역과 비이온 주입 영역의 두께 차이를 이용하여 이온주입 영역 상면의 절연막만을 투과할 수 있을 정도의 도우즈와 에너지로 이온주입을 실시한다. 본 발명의 실시예에서는 비소(As)를 1.0×1015ions/cm2의 도우즈와 100KeV의 에너지로 이온주입한다.
상기 제 7d 도에서 상기 기판(80) 상면의 제 2 산화막(92)을 습식 식각에 의해 제거한 후 주변회로와 센스 트랜지스터 및 선택 트랜지스터의 게이트 절연막으로 사용될 제 3 산화막(93)을 열산화공정에 의해 형성한다. 그리하여 상기 제 2 도우핑 영역(70)상면에는 산화막-질화막-산화막의 복합층으로 이루어지는 커플링 캐패시터의 유전막 즉, 제 2 복합 터널링 절연막(94)을 형성한다.
그 다음 상기 기판(80)상면에 제 2 포토레지스터(98)를 도포한 후 패턴 형성하여 제 1 터널링 절연막이 형성될 영역의 제 3 산화막(93)을 습식 식각에 의해 기판의 표면이 노출될 때까지 식각한다. 그 다음 제 1 도우핑 영역을 형성하기 위하여 비소(As)를 1.0×1015ions/cm2의 도우즈와 100KeV의 에너지로 이온주입한다.
상기 제 7e 도에서 상기 제 2 포토레지스터(98)를 제거한 후 열산화공정을 실시하여 노출된 기판 상면에 제 1 터널링 절연막을 위한 얇은 산화막(102)을 형성한다. 이때 상기 제 7d 도에서 이온주입된 불순물이 확산되어 제 1 도우핑 영역(68)이 형성된다.
상기 제 7f 도에서 상기 기판(80) 상면에 다결정 실리콘층을 침적한 후 제 1 및 제 2 선택 트랜지스터의 게이트 및 센스 트랜지스터의 게이트와 제 1 및 제 2 캐패시터가 형성될 영역을 한정하여 패턴을 형성한 다음 노출된 영역의 다결정 실리콘층을 식각한다. 그 결과 상기 도면에 도시된 바와 같이 제 1선택 트랜지스터(22)의 게이트(66)와 제 1 및 제 2 캐패시터를 위한 하향돌출부(72) 및 상향돌출부(74)를 포함하는 다결정 실리콘층(76)이 형성된다.
그 다음 제 3 및 제 4 도우핑 영역을 형성하기 위하여 제 2 도전형의 불순물을 이온주입한다.
그 후 상기 기판 상면에 상기 제 3 도우핑 영역(104)상면을 제외한 층간절연막을 형성한 후 기판상면에 금속층을 형성한다. 그 다음 금속층의 패턴을 형성하여 비트라인(112)을 형성하므로써 싱글 폴리 이이피롬셀을 완성한다.
상술한 바와 같이 본 발명은 싱글 폴리 이이피롬 셀 및 그 제조방법에 있어서 콘트롤 게이트와 플로팅 게이트에 의한 커플링 캐패시터의 유전막을 단일 산화막으로 형성하는 대신 유전율이 높은 산화막-질화막-산화막의 복합층으로 형성함으로써 단일 산화막을 사용하는 것에 비해 휠씬 높은 커플링 캐패시턴스(C2)와 향상된 절연막 특성을 얻을 수 있다.
그 결과 플로팅 게이트와 콘트롤 게이트 사이의 누설전류를 방지함으로써 셀의 드레쉬 홀드 전압 창을 넓힐 수 있는 효과가 있다. 뿐만아니라 데이타 리텐숀 특성도 높아진다.
또한 종래의 단일 산화막에 비해 횔씬 좁은 터널면적으로도 충분한 커플링 캐패시턴스를 얻을 수 있기 때문에 수율 및 집적도를 증대시킬 수 있다. 그리고 종래와 같은 수율을 가질 경우에는 절연 특성이 향상됨에따라 데이타 리텐숀 특성이 높아지는 효과도 있다. 한편 터널면적을 조절함에 의해 수율의 증대와 데이타 리텐숀 특성의 증대를 동시에 꾀할 수 있는 이점이 있다.
또한 산화막-질화막-산화막으로 이루어지는 유전막 형성시 산화막-절화막의 패턴을 형성한 후 상부 산화막을 형성함으로써 상기 산화막-질화막 패턴 형성시의 마스크 하나만으로 상기 산화막-질화막-산화막으로 이루어지는 유전막의 패턴형성과 상기 유전막 하면의 도우핑 영역을 형성할 수 있어 공정이 용이한 이점도 있다.
Claims (12)
- 두개의 선택 트랜지스터와, 하나의 센스 트랜지스터를 구비하는 싱글 폴리 이이피롬 셀에 있어서, 제 1 도전형의 반도체 기판(80)에 형성된 제 2 도전형의 제 1 도우핑 영역(68)과, 상기 도우핑 영역(68)상면에 형성된 제 1 터널링 절연막(102)과, 상기 제 1 터널링 절연막(102)의 상면을 덮고 상기 기판(80)의 상부에서 신장된 도전층(76)으로 구성된 제 1 캐패시터(28)와, 상기 기판(80)에서 상기 제 1 도우핑 영역(68)과는 소정거리 이격되어 형성된 제 2 도전형의 제 2 도우핑 영역(70)과, 상기 도전층(76)과, 상기 도전층(76) 및 제 2 도우핑 영역(70)사이에 개재되고 산화막-질화막-산화막으로 이루어진 제 2 터널링 절연막(94)으로 구성된 제 2 캐패시터(30)를 구비함을 특정으로 하는 싱글 폴리 이이피롬 셀.
- 제 1 항에 있어서, 상기 도전층(76)이 상기 센스 트랜지스터의 게이트에 접촉됨을 특징으로 하는 싱글 폴리 이이피롬 셀.
- 제 2 항에 있어서, 상기 제 1 캐패시터(28)를 이루는 도전층(72)이 상기 제 1 터널링 절연막(102)의 영역내에 형성됨을 특징으로 하는 싱글 폴리 이이피롬 셀.
- 제 3 항에 있어서, 상기 제 2 터널링 절연막(94)이 상기 제 2 도우핑 영역(70)과 상기 도전층(76)이 겹쳐지는 영역내에 형성됨을 특징으로 하는 싱글 폴리 이이피롬 셀.
- 제 1 항에 있어서, 상기 도전층이 다결정 실리콘임을 특징으로 하는 싱글 폴리 이이피롬 셀.
- 제 1 항에 있어서, 상기 도전층이 실리사이드층으로 형성될 수 있음을 특징으로 하는 싱글 폴리 이이피롬 셀.
- 제 1 항에 있어서, 상기 제 1 터널링 절연막(102)이 산화막임을 특징으로 하는 싱글 폴리 이이피롬 셀.
- 서로 이웃하여 세로방향으로 신장된 제 1 및 제 2 엑티브 라인(62, 64)과, 상기 제 1 및 제 2 엑티브 라인(62, 64)상부에 걸쳐 가로방향으로 신장된 워드라인(66)을 구비하는 싱글 폴리 이이피롬 셀의 제조방법에 있어서, 상기 제 1 엑티브 라인(62)과 제 2 엑티브 라인(64)사이에 해당하는 영역에 필드산화막(84)이 형성된 제 1 도전형의 반도체 기판(80) 상면에 제 1 절연막(86)과 제 2 절연막(88)을 적층하여 형성한 후 패턴을 형성하여 제 2 엑티브 라인에 해당하는 소정의 영역내에 상기 제 1 및 제 2 절연막(86, 88)을 잔류시키는 제 1공정과, 상기 제 2 절연막(88)상에서 포화될 때까지 상기 기판(80)상면에 제 3 절연막(92)을 형성한 후 상기 기판(80)전면에 제 2 도전형의 불순물을 이온 주입하여 상기 제 1 및 제 2 절연막(86, 88)하부에 제 2 도우핑영역(70)을 형성하는 제 2 공정과, 상기 제 3 절연막(92)을 제거한 후 상기 기판(80)상면에 제 4 절연막(93)을 형성하여 제 1 절연막-제 2 절연막-제 4 절연막으로 이루어지는 제 2 터널링 절연막(94)을 완성함과 동시에 게이트 절연막을 형성하는 제 3 공정과, 제 1 터널링 절연막이 형성될 영역의 상기 제 4 절연막(93)을 상기 기판(80)의 표면이 노출될 때까지 식각한 후, 상기 노출된 기판 하면에 제 2 도전형의 불순물을 이온 주입하여 제 1 도우핑 영역(68)을 형성하는 제 4 공정과, 상기 노출된 기판 상면에 제 5 절연막(102)과 도전층(76)을 순차적으로 형성한 후 상기 도전층의 패턴을 형성하여 제 1 및 제 2 선택 트랜지스터 및 센스 트랜지스터의게이트와 제 1 및 제 2 캐패시터를 위한 하향돌출부(72) 및 상향돌출부(74)를 형성하는 제 5 공정을 구비함을 특징으로 하는 싱글 폴리 이이피롬 셀의 제조방법.
- 제 8 항에 있어서, 상기 제 2 공정의 이온 주입 공정이 이온 주입 영역과 비이온 주입 영역 상면의 절연막의 두께 차이를 이용하여, 이온 주입 영역상의 절연막의 두께만을 투과할 수 있을 정도의 에너지로 상기 기판(80)전면에 실시됨을 특징으로 하는 싱글 폴리 이이피롬 셀의 제조방법.
- 제 9 항에 있어서, 상기 제 1, 제 3 및 제 4 절연막(86, 92, 93)이 실리콘 산화막이고 제 2 절연막(88)이 실리콘 질화막 임을 특징으로 하는 싱글 폴리 이이피롬 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 절연막(86)이 열산화공정 또는 화학기상 증착법에 의해 형성됨을 특징으로 하는 싱글 폴리 이이피롬 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 2 절연막(88)이 화학기상 증착법에 의해 형성됨을 특징으로 하는 싱글 폴리 이이피롬 셀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910001340A KR930008081B1 (ko) | 1991-01-26 | 1991-01-26 | 싱글 폴리 이이피롬 셀 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910001340A KR930008081B1 (ko) | 1991-01-26 | 1991-01-26 | 싱글 폴리 이이피롬 셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920015539A KR920015539A (ko) | 1992-08-27 |
| KR930008081B1 true KR930008081B1 (ko) | 1993-08-25 |
Family
ID=19310349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910001340A KR930008081B1 (ko) | 1991-01-26 | 1991-01-26 | 싱글 폴리 이이피롬 셀 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930008081B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101357847B1 (ko) * | 2012-09-07 | 2014-02-05 | 창원대학교 산학협력단 | 싱글 폴리 이이피롬 메모리 |
| KR20140119577A (ko) * | 2013-04-01 | 2014-10-10 | 에스케이하이닉스 주식회사 | 싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101035577B1 (ko) * | 2004-10-21 | 2011-05-19 | 매그나칩 반도체 유한회사 | 멀티 레벨을 갖는 싱글 폴리 이이피롬 셀 |
| KR100841235B1 (ko) * | 2006-12-01 | 2008-06-26 | 한국과학기술원 | 비휘발성 메모리 소자와 그 제조방법 및 구동방법 |
-
1991
- 1991-01-26 KR KR1019910001340A patent/KR930008081B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101357847B1 (ko) * | 2012-09-07 | 2014-02-05 | 창원대학교 산학협력단 | 싱글 폴리 이이피롬 메모리 |
| KR20140119577A (ko) * | 2013-04-01 | 2014-10-10 | 에스케이하이닉스 주식회사 | 싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015539A (ko) | 1992-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0179163B1 (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| US6291297B1 (en) | Flash memory cell with self-aligned gates and fabrication process | |
| US6885586B2 (en) | Self-aligned split-gate NAND flash memory and fabrication process | |
| US6137133A (en) | Programmable non-volatile memory cell and method of forming a non-volatile memory cell | |
| US5459091A (en) | Method for fabricating a non-volatile memory device | |
| US6274902B1 (en) | Nonvolatile floating gate memory with improved interpoly dielectric | |
| US5284785A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and methods for making and using the same | |
| US5585656A (en) | High coupling ratio of flash memory | |
| US6246089B1 (en) | P-channel EEPROM devices | |
| US5872036A (en) | Method of manufacturing a split-gate flash memory cell | |
| JPH06112501A (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| JPH0621469A (ja) | 多結晶シリコンスペーサトンネル領域を使用した非揮発性メモリセル | |
| JPH0677438A (ja) | ストレージセルアレイと周辺回路をもつ不揮発性半導体メモリー装置の製造方法及びその構造 | |
| KR950034805A (ko) | 반도체 소자와 그 제조방법 | |
| US6875660B2 (en) | Method of manufacturing high coupling ratio flash memory having sidewall spacer floating gate electrode | |
| US8470669B2 (en) | System and method for EEPROM architecture | |
| US20050164457A1 (en) | Non-volatile memory devices and methods of fabricating the same | |
| US5457061A (en) | Method of making top floating-gate flash EEPROM structure | |
| US6624027B1 (en) | Ultra small thin windows in floating gate transistors defined by lost nitride spacers | |
| KR100348311B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US20010029076A1 (en) | P-channel EEPROM and flash EEPROM devices and method of manufacture thereof | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| KR930008081B1 (ko) | 싱글 폴리 이이피롬 셀 및 그 제조방법 | |
| KR0136531B1 (ko) | 반도체장치의 제조방법 | |
| US7145802B2 (en) | Programming and manufacturing method for split gate memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060728 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |