JPH0677438A - ストレージセルアレイと周辺回路をもつ不揮発性半導体メモリー装置の製造方法及びその構造 - Google Patents
ストレージセルアレイと周辺回路をもつ不揮発性半導体メモリー装置の製造方法及びその構造Info
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- JPH0677438A JPH0677438A JP3121801A JP12180191A JPH0677438A JP H0677438 A JPH0677438 A JP H0677438A JP 3121801 A JP3121801 A JP 3121801A JP 12180191 A JP12180191 A JP 12180191A JP H0677438 A JPH0677438 A JP H0677438A
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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Abstract
(57)【要約】
【目的】 ストレージセルアレイと周辺回路をもつ不揮
発性半導体メモリー装置において、ストレージセル領域
のＯ−Ｎ−Ｏ絶縁層の形成と無関係に周辺回路領域のゲ
ート酸化膜の厚さを調節でき、素子面積の減少に影響を
受けずに、素子動作時の充分なキャパシタンスを確保し
得る製造方法や、フローティングゲートの上面及び側面
にＯ−Ｎ−Ｏ絶縁層が覆い被さる構造をもつ不揮発性半
導体メモリー装置を提供する。 【構成】 フローティングゲートとなる第１導電層を形
成した後に、ワードライン配列方向には平行に配列さ
れ、ビットライン配列方向には伸張されたマスクパタン
を形成して第１導電層を食刻し、これに覆い被さるよう
にＯ−Ｎ−Ｏ絶縁層を形成して、周辺回路領域のこのＯ
−Ｎ−Ｏ絶縁層を除去した後に、酸化膜を形成して周辺
回路領域のゲート酸化膜を形成する。その後、第２導電
層を形成し、ワードライン配列方向には伸張され、ビッ
トライン配列方向には平行に配列されたマスクパタンを
形成して、第１導電層と第２導電層を自起整合的に食刻
する。
発性半導体メモリー装置において、ストレージセル領域
のＯ−Ｎ−Ｏ絶縁層の形成と無関係に周辺回路領域のゲ
ート酸化膜の厚さを調節でき、素子面積の減少に影響を
受けずに、素子動作時の充分なキャパシタンスを確保し
得る製造方法や、フローティングゲートの上面及び側面
にＯ−Ｎ−Ｏ絶縁層が覆い被さる構造をもつ不揮発性半
導体メモリー装置を提供する。 【構成】 フローティングゲートとなる第１導電層を形
成した後に、ワードライン配列方向には平行に配列さ
れ、ビットライン配列方向には伸張されたマスクパタン
を形成して第１導電層を食刻し、これに覆い被さるよう
にＯ−Ｎ−Ｏ絶縁層を形成して、周辺回路領域のこのＯ
−Ｎ−Ｏ絶縁層を除去した後に、酸化膜を形成して周辺
回路領域のゲート酸化膜を形成する。その後、第２導電
層を形成し、ワードライン配列方向には伸張され、ビッ
トライン配列方向には平行に配列されたマスクパタンを
形成して、第１導電層と第２導電層を自起整合的に食刻
する。
Description
【産業上の利用分野】本発明は半導体装置の製造方法及
びその構造に関するもので、特に、ＥＰＲＯＭまたはＥ
ＥＰＲＯＭを内部に含んだストレージセルアレイとＭＯ
Ｓトランジスターで構成される周辺回路とをもつ不揮発
性半導体メモリー装置の製造方法及びその構造に関する
ものである。
びその構造に関するもので、特に、ＥＰＲＯＭまたはＥ
ＥＰＲＯＭを内部に含んだストレージセルアレイとＭＯ
Ｓトランジスターで構成される周辺回路とをもつ不揮発
性半導体メモリー装置の製造方法及びその構造に関する
ものである。
【０００２】
【従来の技術】不揮発性半導体メモリー装置中のＥＰＲ
ＯＭ (Electrically Programmable Read Only Memory:
EPROM)及びＥＥＰＲＯＭ (Electrically Erasable and
Programmable Read Only Memory; EEPROM)は、ソース及
びドレインが形成された半導体基板上部に、積層された
フローティングゲート(Floating Gate) とコントロール
ゲート(Control Gate)をもつ装置である。その基本的な
構造が米合衆国特許３，５００，１４２号に開示されて
いる。上記米国特許に開示のように、一般的に、ＥＰＲ
ＯＭは、チャネル領域からの高エネルギー電子(Hot ele
ctron)をフローティングゲートに注入することによって
プログラムされ、上記メモリ装置を紫外線に露出させる
ことによって消去される。そして、ＥＥＰＲＯＭは、ド
レイン領域からフローティングゲートへの電子のトンネ
ル現象によってプログラムされ、フローティングゲート
からドレイン領域への電子のトンネル現象によって消去
される。
ＯＭ (Electrically Programmable Read Only Memory:
EPROM)及びＥＥＰＲＯＭ (Electrically Erasable and
Programmable Read Only Memory; EEPROM)は、ソース及
びドレインが形成された半導体基板上部に、積層された
フローティングゲート(Floating Gate) とコントロール
ゲート(Control Gate)をもつ装置である。その基本的な
構造が米合衆国特許３，５００，１４２号に開示されて
いる。上記米国特許に開示のように、一般的に、ＥＰＲ
ＯＭは、チャネル領域からの高エネルギー電子(Hot ele
ctron)をフローティングゲートに注入することによって
プログラムされ、上記メモリ装置を紫外線に露出させる
ことによって消去される。そして、ＥＥＰＲＯＭは、ド
レイン領域からフローティングゲートへの電子のトンネ
ル現象によってプログラムされ、フローティングゲート
からドレイン領域への電子のトンネル現象によって消去
される。
【０００３】ここで、ＥＰＲＯＭのプログラム動作ある
いはＥＥＰＲＯＭのプログラム又は消去動作に必要なキ
ャパシタンスは、フローティングゲートとその上部のコ
ントロールゲートとの間に形成された絶縁層によって確
保する。例えば、ＥＥＰＲＯＭの場合、プログラムまた
は書込み(Write) 動作は、コントロールゲートとドレイ
ンに各々高電圧と接地電圧を印加し、そして、ソースを
フローティング(Floating)させることにより、ドレイン
からフローティングゲートへの電子のトンネル現象によ
って行なわれる。また、消去あるいは読出し(Read)動作
は、ソースをフローティングさせた状態で、ドレインに
高電圧を印加し、コントロールゲートを接地することに
よって、フローティングゲートからドレインへの電子の
トンネる現象によって行なわれる。
いはＥＥＰＲＯＭのプログラム又は消去動作に必要なキ
ャパシタンスは、フローティングゲートとその上部のコ
ントロールゲートとの間に形成された絶縁層によって確
保する。例えば、ＥＥＰＲＯＭの場合、プログラムまた
は書込み(Write) 動作は、コントロールゲートとドレイ
ンに各々高電圧と接地電圧を印加し、そして、ソースを
フローティング(Floating)させることにより、ドレイン
からフローティングゲートへの電子のトンネル現象によ
って行なわれる。また、消去あるいは読出し(Read)動作
は、ソースをフローティングさせた状態で、ドレインに
高電圧を印加し、コントロールゲートを接地することに
よって、フローティングゲートからドレインへの電子の
トンネる現象によって行なわれる。
【０００４】ここで、プログラム時のコントロールゲー
トに印加される電圧をＶｐｐ、上記コントロールゲート
とフローティングゲートとの間のキャパシタンスを
Ｃ1 、上記フローティングゲートと基板との間のキャパ
シタンスをＣ2 とすると、上記フローティングゲートと
基板との間に掛かる電圧Ｖｆｇは次のように示される。 上記Ｖｆｇの値が大きい程フローティングゲートと基板
との間に強い電界が誘起されて電子のトンネル効果が良
好になるので、上記Ｖｆｇ値を増加させる必要がある。
上記第（１）式から理解し得るように、所定の電圧Ｖｐ
ｐでＶｆｇ値を増加させるためには、上記コントロール
ゲートとフローティングゲートとの間のキャパシタンス
Ｃ1 を増加させることが要求される。しかし、最近の半
導体装置の高集積化及び小型化趨勢により、半導体占有
面積が減少させられてきているため、フローティングゲ
ートメモリーで構成されたストレージセルアレイと周辺
回路とをもつ半導体装置において、セル占有面積の縮小
によるキャパシタンスの減少を克服するための対策が要
望さている。
トに印加される電圧をＶｐｐ、上記コントロールゲート
とフローティングゲートとの間のキャパシタンスを
Ｃ1 、上記フローティングゲートと基板との間のキャパ
シタンスをＣ2 とすると、上記フローティングゲートと
基板との間に掛かる電圧Ｖｆｇは次のように示される。 上記Ｖｆｇの値が大きい程フローティングゲートと基板
との間に強い電界が誘起されて電子のトンネル効果が良
好になるので、上記Ｖｆｇ値を増加させる必要がある。
上記第（１）式から理解し得るように、所定の電圧Ｖｐ
ｐでＶｆｇ値を増加させるためには、上記コントロール
ゲートとフローティングゲートとの間のキャパシタンス
Ｃ1 を増加させることが要求される。しかし、最近の半
導体装置の高集積化及び小型化趨勢により、半導体占有
面積が減少させられてきているため、フローティングゲ
ートメモリーで構成されたストレージセルアレイと周辺
回路とをもつ半導体装置において、セル占有面積の縮小
によるキャパシタンスの減少を克服するための対策が要
望さている。
【０００５】このような問題点を解決する対策の一つと
して、フローティングゲートとコントロールゲートとの
間の絶縁層を、シリコン酸化膜より誘電率が大きいＯ−
Ｎ−Ｏ(Oxide-Nitride-Oxide) 膜で形成する方法が提案
されている。その誘電率の違いは、シリコン酸化膜の場
合誘電率Ｅｏｘ≒３．９であり、Ｏ−Ｎ−Ｏ膜の場合誘
電率Ｅｓｉｎ≒７．５である。 であるので、同じ絶縁層の厚さ（ｔ）である場合、Ｏ−
Ｎ−Ｏ絶縁膜がシリコン酸化膜に比べて２倍程度のキャ
パシタンスをもちうる。また、他の対策としては、キャ
パシターの面積を増加させるものもある。
して、フローティングゲートとコントロールゲートとの
間の絶縁層を、シリコン酸化膜より誘電率が大きいＯ−
Ｎ−Ｏ(Oxide-Nitride-Oxide) 膜で形成する方法が提案
されている。その誘電率の違いは、シリコン酸化膜の場
合誘電率Ｅｏｘ≒３．９であり、Ｏ−Ｎ−Ｏ膜の場合誘
電率Ｅｓｉｎ≒７．５である。 であるので、同じ絶縁層の厚さ（ｔ）である場合、Ｏ−
Ｎ−Ｏ絶縁膜がシリコン酸化膜に比べて２倍程度のキャ
パシタンスをもちうる。また、他の対策としては、キャ
パシターの面積を増加させるものもある。
【０００６】図１１〜１５は米合衆国特許第４，６９
７，３３０に開示されているもので、従来の方法による
ストレージセルアレイと周辺回路をもつ不揮発性半導体
メモリー装置の製造工程図である。上記図面に図示のよ
うに、半導体基板１０はストレージセル領域３５と周辺
回路領域４０をもつ。尚、図１５で示すストレージセル
領域３６中の領域３６は図１のａ−ａ′断面、即ちワー
ドライン方向の断面、領域３７は図１のｂ−ｂ′断面、
即ちビットライン方向の断面、周辺回路領域４０は周辺
回路の断面を各々表す。
７，３３０に開示されているもので、従来の方法による
ストレージセルアレイと周辺回路をもつ不揮発性半導体
メモリー装置の製造工程図である。上記図面に図示のよ
うに、半導体基板１０はストレージセル領域３５と周辺
回路領域４０をもつ。尚、図１５で示すストレージセル
領域３６中の領域３６は図１のａ−ａ′断面、即ちワー
ドライン方向の断面、領域３７は図１のｂ−ｂ′断面、
即ちビットライン方向の断面、周辺回路領域４０は周辺
回路の断面を各々表す。
【０００７】上記図１１で、半導体基板１０の上に通常
の選択酸化法でフィールド酸化膜１２を形成した後、前
記基板１０の上面にゲート絶縁膜１４を形成する。その
後、前記基板１０の上面に、第１多結晶シリコン層１６
と、シリコン酸化膜（ＳｉＯ2 ）からなっている第１酸
化膜１８と、シリコン窒化膜（Ｓｉ3 Ｎ4 ）からなって
いる第１窒化膜２０と、第１フォトレジスト膜２２とを
順次に形成した後パタンを形成してから選択蝕刻して、
上記ストレージセル領域３５のフローティングゲート１
６を形成する。この選択蝕刻によって、前記フィールド
酸化膜１２の上面及び上記周辺回路領域４０のバルクシ
リコン基板１０は露出される。
の選択酸化法でフィールド酸化膜１２を形成した後、前
記基板１０の上面にゲート絶縁膜１４を形成する。その
後、前記基板１０の上面に、第１多結晶シリコン層１６
と、シリコン酸化膜（ＳｉＯ2 ）からなっている第１酸
化膜１８と、シリコン窒化膜（Ｓｉ3 Ｎ4 ）からなって
いる第１窒化膜２０と、第１フォトレジスト膜２２とを
順次に形成した後パタンを形成してから選択蝕刻して、
上記ストレージセル領域３５のフローティングゲート１
６を形成する。この選択蝕刻によって、前記フィールド
酸化膜１２の上面及び上記周辺回路領域４０のバルクシ
リコン基板１０は露出される。
【０００８】その後、上記フォトレジスト膜２２を除去
してから上記図１２で示すように、熱酸化法または酸化
膜沈積によって、上記ストレージセル領域３５上部の上
記第１シリコン酸化膜１８と上記第１窒化膜２０とから
形成されるＯ−Ｎ膜の上面及び、週辺回路領域４０の露
出したバルクシリコン基板１０の上面に、シリコン酸化
膜である第２酸化膜２６を形成する。上記バルクシリコ
ン基板１０の上面に形成された酸化膜２６は、上記周辺
回路領域４０のＭＯＳトランジスターのゲート絶縁膜と
して利用される。一方、上記第２酸化膜２６の形成時
に、上記フローティングゲート１６側面の露出している
多結晶シリコンと第２酸化膜との反応による第１多結晶
シリコン酸化膜２７が、上記フローティングゲート１６
の側面に形成される。その後に、上記基板１０の上面に
第２多結晶シリコン層２８を形成する。
してから上記図１２で示すように、熱酸化法または酸化
膜沈積によって、上記ストレージセル領域３５上部の上
記第１シリコン酸化膜１８と上記第１窒化膜２０とから
形成されるＯ−Ｎ膜の上面及び、週辺回路領域４０の露
出したバルクシリコン基板１０の上面に、シリコン酸化
膜である第２酸化膜２６を形成する。上記バルクシリコ
ン基板１０の上面に形成された酸化膜２６は、上記周辺
回路領域４０のＭＯＳトランジスターのゲート絶縁膜と
して利用される。一方、上記第２酸化膜２６の形成時
に、上記フローティングゲート１６側面の露出している
多結晶シリコンと第２酸化膜との反応による第１多結晶
シリコン酸化膜２７が、上記フローティングゲート１６
の側面に形成される。その後に、上記基板１０の上面に
第２多結晶シリコン層２８を形成する。
【０００９】上記図１３で、上記第２多結晶シリコン層
２８の上面に第２フォトレジスト膜３０を塗布する。そ
して、前記第２フォトレジスト膜３０のパタンを形成し
た後に、コントロールゲートを蝕刻して上記ストレージ
セル領域３５のセルアレイを完成する。
２８の上面に第２フォトレジスト膜３０を塗布する。そ
して、前記第２フォトレジスト膜３０のパタンを形成し
た後に、コントロールゲートを蝕刻して上記ストレージ
セル領域３５のセルアレイを完成する。
【００１０】その後、上記第２フォトレジスト膜３０を
除去し、上記図１４で、上記基板１０の全面に第３フォ
トレジスト膜３２を塗布した後、パタンを形成して上記
周辺回路領域４０のＭＯＳトランジスターのゲート３３
を完成する。
除去し、上記図１４で、上記基板１０の全面に第３フォ
トレジスト膜３２を塗布した後、パタンを形成して上記
周辺回路領域４０のＭＯＳトランジスターのゲート３３
を完成する。
【００１１】上記図１５は、上記第３フォトレジスト膜
３２を除去した後の、ストレージセルと周辺回路をもつ
完成された半導体装置の断面図を示したものである。上
記図面において、ストレージセル領域３５の中のワード
ライン方向の断面図３６で、フローティングゲートの側
面に厚い第１多結晶シリコン酸化膜２７が形成されてい
ることが理解できる。また、ビットライン方向の断面図
である領域３１で、ビットライン方向にフローティング
ゲートとコントロールゲートが積層されていることが理
解できる。
３２を除去した後の、ストレージセルと周辺回路をもつ
完成された半導体装置の断面図を示したものである。上
記図面において、ストレージセル領域３５の中のワード
ライン方向の断面図３６で、フローティングゲートの側
面に厚い第１多結晶シリコン酸化膜２７が形成されてい
ることが理解できる。また、ビットライン方向の断面図
である領域３１で、ビットライン方向にフローティング
ゲートとコントロールゲートが積層されていることが理
解できる。
【００１２】上記のように、第１多結晶シリコン層と第
１シリコン酸化膜１８と窒化膜２０とを形成した後にフ
ローティングゲートのパタンを形成した場合、上記シリ
コン酸化膜１８と窒化膜２０とから形成されるＯ−Ｎ(O
xide-Nitride) 膜だけでは、電荷リテンション(retensi
on) や種々の電界による漏泄電流を遮断する誘電膜とし
て充分ではない。そこで、上記図１２に図示のように、
上記窒化膜２０の上面に第２シリコン酸化膜２６を形成
してＯ−Ｎ−Ｏ(Oxide-Nitride-Oxide) 膜を完成しなけ
ればならない。このとき、上記第２シリコン酸化膜２６
は、上記Ｏ−Ｎ絶縁層の窒化膜２０の上面ばかりでな
く、周辺回路領域の露出したシリコン基板上面にも形成
されると同時に、フローティングゲート側面にも厚いシ
リコン酸化膜を形成する。
１シリコン酸化膜１８と窒化膜２０とを形成した後にフ
ローティングゲートのパタンを形成した場合、上記シリ
コン酸化膜１８と窒化膜２０とから形成されるＯ−Ｎ(O
xide-Nitride) 膜だけでは、電荷リテンション(retensi
on) や種々の電界による漏泄電流を遮断する誘電膜とし
て充分ではない。そこで、上記図１２に図示のように、
上記窒化膜２０の上面に第２シリコン酸化膜２６を形成
してＯ−Ｎ−Ｏ(Oxide-Nitride-Oxide) 膜を完成しなけ
ればならない。このとき、上記第２シリコン酸化膜２６
は、上記Ｏ−Ｎ絶縁層の窒化膜２０の上面ばかりでな
く、周辺回路領域の露出したシリコン基板上面にも形成
されると同時に、フローティングゲート側面にも厚いシ
リコン酸化膜を形成する。
【００１３】その結果、上記ストレージセル領域３５の
窒化膜２０の上面においての酸化膜成長速度と上記露出
したシリコン基板上面における酸化膜成長速度が相異で
あるので、上記周辺回路領域４０のゲート酸化膜２６の
厚さを適切に調節することができないという問題点があ
った。即ち、上記窒化膜２０の上面に形成される第２シ
リコン酸化膜２６が、充分な膜質を維持するためには大
略３０Å以上の厚さが必要であり、この厚さをもつ第２
シリコン酸化膜を得る間に、上記周辺回路領域の露出し
たシリコン基板の上面には３００Å以上の厚いゲート酸
化膜が形成されてしまう。このように、周辺回路領域の
ゲート酸化膜の厚さを、有効な回路動作に最適な厚さに
調節しずらいという問題点があった。反対に、適切なゲ
ート酸化膜厚さを得ようとする場合には、上記窒化膜２
０の上面の第２酸化膜２６が充分な膜質を維持できなく
なってしまう。ＭＯＳトランジスターのゲート酸化膜が
ますます薄くなっていく趨勢にあるこの頃、上記の問題
点はより深刻になっている。
窒化膜２０の上面においての酸化膜成長速度と上記露出
したシリコン基板上面における酸化膜成長速度が相異で
あるので、上記周辺回路領域４０のゲート酸化膜２６の
厚さを適切に調節することができないという問題点があ
った。即ち、上記窒化膜２０の上面に形成される第２シ
リコン酸化膜２６が、充分な膜質を維持するためには大
略３０Å以上の厚さが必要であり、この厚さをもつ第２
シリコン酸化膜を得る間に、上記周辺回路領域の露出し
たシリコン基板の上面には３００Å以上の厚いゲート酸
化膜が形成されてしまう。このように、周辺回路領域の
ゲート酸化膜の厚さを、有効な回路動作に最適な厚さに
調節しずらいという問題点があった。反対に、適切なゲ
ート酸化膜厚さを得ようとする場合には、上記窒化膜２
０の上面の第２酸化膜２６が充分な膜質を維持できなく
なってしまう。ＭＯＳトランジスターのゲート酸化膜が
ますます薄くなっていく趨勢にあるこの頃、上記の問題
点はより深刻になっている。
【００１４】また、上記第２シリコン酸化膜２０の形成
時に上記フローティングゲート１６の側面に形成される
第１多結晶シリコン酸化膜２７は、Ｏ−Ｎ−Ｏ構造の絶
縁層によって電界強度を得るために、６００Å以上の厚
さが要求される。この条件を満足させるために、通常
は、上記第１多結晶シリコン層を不純物でドーピングす
る方法が使用されている。それにより、上記第１多結晶
シリコン酸化膜２７は実質的な厚さで形成されるので、
上記第１多結晶シリコン酸化膜２７を絶縁層とする上記
フローティングゲート側面で得られるキャパシタンス
は、全体キャパシタンスの増加にあまり寄与することが
できないようになる。したがって、上記ストレージセル
領域で得ることができるキャパシタンスは、フローティ
ングゲート上面の平らな部分で得られる容量に限定され
る。即ち、半導体装置が高集積化される程、上記フロー
ティングゲートの上面の平らな領域は縮小される反面、
その側面に該当する面積は相対的に増加されるが、上記
ストレージセル領域で得ることができるキャパシタンス
は、上記フローティングゲートの上面の平らな領域で得
ることができる容量に限定されるので、素子の動作に必
要な充分なキャパシタンスを確保ずらいという問題点が
あったのである。
時に上記フローティングゲート１６の側面に形成される
第１多結晶シリコン酸化膜２７は、Ｏ−Ｎ−Ｏ構造の絶
縁層によって電界強度を得るために、６００Å以上の厚
さが要求される。この条件を満足させるために、通常
は、上記第１多結晶シリコン層を不純物でドーピングす
る方法が使用されている。それにより、上記第１多結晶
シリコン酸化膜２７は実質的な厚さで形成されるので、
上記第１多結晶シリコン酸化膜２７を絶縁層とする上記
フローティングゲート側面で得られるキャパシタンス
は、全体キャパシタンスの増加にあまり寄与することが
できないようになる。したがって、上記ストレージセル
領域で得ることができるキャパシタンスは、フローティ
ングゲート上面の平らな部分で得られる容量に限定され
る。即ち、半導体装置が高集積化される程、上記フロー
ティングゲートの上面の平らな領域は縮小される反面、
その側面に該当する面積は相対的に増加されるが、上記
ストレージセル領域で得ることができるキャパシタンス
は、上記フローティングゲートの上面の平らな領域で得
ることができる容量に限定されるので、素子の動作に必
要な充分なキャパシタンスを確保ずらいという問題点が
あったのである。
【００１５】
【発明が解決しようとする課題】したがって、本発明の
目的は、ストレージセルアレイと周辺回路をもつ不揮発
性半導体メモリー装置において、ストレージセル領域の
Ｏ−Ｎ−Ｏ絶縁層の形成と無関係に周辺回路領域のゲー
ト酸化膜の厚さを調節し得る不揮発性半導体メモリー装
置の製造方法や、半導体装置の高集積化による素子面積
の減少に影響を受けずに、素子動作時の充分なキャパシ
タンスを確保し得る不揮発性半導体メモリー装置の製造
方法や、フローティングゲートの上面及び側面にＯ−Ｎ
−Ｏ絶縁層が覆い被さる構造をもつ不揮発性半導体メモ
リー装置等を提供することにある。
目的は、ストレージセルアレイと周辺回路をもつ不揮発
性半導体メモリー装置において、ストレージセル領域の
Ｏ−Ｎ−Ｏ絶縁層の形成と無関係に周辺回路領域のゲー
ト酸化膜の厚さを調節し得る不揮発性半導体メモリー装
置の製造方法や、半導体装置の高集積化による素子面積
の減少に影響を受けずに、素子動作時の充分なキャパシ
タンスを確保し得る不揮発性半導体メモリー装置の製造
方法や、フローティングゲートの上面及び側面にＯ−Ｎ
−Ｏ絶縁層が覆い被さる構造をもつ不揮発性半導体メモ
リー装置等を提供することにある。
【００１６】
【課題を解決するための手段】このような目的を達成す
るために、所定の半導体基板上部に第１導電層としてス
トレージセル領域のフローティングゲートを形成し、そ
の基板の上面に上記フローティングゲートに覆い被さる
ようにＯ−Ｎ−Ｏ絶縁層を形成し、そして、周辺回路領
域の上面の前記Ｏ−Ｎ−Ｏ絶縁層を除去した後に、基板
の上面に酸化膜を形成して周辺回路領域のゲート酸化膜
を形成することを特徴とする。また、所定の半導体基板
の上部に第１導電層を形成した後に、ワードライン配列
の第１方向には平行に配列され、ビットライン配列の第
２方向には伸張されたマスクパタンを形成して露出した
前記第１導電層を蝕刻してから、前記基板の上面にＯ−
Ｎ−Ｏ絶縁層を形成し、上記周辺回路領域の上面の前記
Ｏ−Ｎ−Ｏ絶縁層を除去した後に、前記基板の上面に酸
化膜を形成して上記周辺回路領域のゲート酸化膜を形成
し、そして、前記基板の上面に第２導電層を形成し、前
記ワードライン配列の第１方向には伸張され、前記ビッ
トライン配列の第２方向には平行に配列されたマスクパ
タンを形成して、前記第１導電層と第２導電層を自起整
合(self alignment)的に蝕刻することを特徴とする。
るために、所定の半導体基板上部に第１導電層としてス
トレージセル領域のフローティングゲートを形成し、そ
の基板の上面に上記フローティングゲートに覆い被さる
ようにＯ−Ｎ−Ｏ絶縁層を形成し、そして、周辺回路領
域の上面の前記Ｏ−Ｎ−Ｏ絶縁層を除去した後に、基板
の上面に酸化膜を形成して周辺回路領域のゲート酸化膜
を形成することを特徴とする。また、所定の半導体基板
の上部に第１導電層を形成した後に、ワードライン配列
の第１方向には平行に配列され、ビットライン配列の第
２方向には伸張されたマスクパタンを形成して露出した
前記第１導電層を蝕刻してから、前記基板の上面にＯ−
Ｎ−Ｏ絶縁層を形成し、上記周辺回路領域の上面の前記
Ｏ−Ｎ−Ｏ絶縁層を除去した後に、前記基板の上面に酸
化膜を形成して上記周辺回路領域のゲート酸化膜を形成
し、そして、前記基板の上面に第２導電層を形成し、前
記ワードライン配列の第１方向には伸張され、前記ビッ
トライン配列の第２方向には平行に配列されたマスクパ
タンを形成して、前記第１導電層と第２導電層を自起整
合(self alignment)的に蝕刻することを特徴とする。
【００１７】
【作用】上述のように、本発明は、ストレージセルアレ
イと周辺回路をもつ不揮発性半導体メモリー装置の製造
方法及び構造において、ストレージセル領域のフローテ
ィングゲート上面にＯ−Ｎ−Ｏ絶縁層を形成した後に、
前記Ｏ−Ｎ−Ｏ絶縁層の上面及び周辺回路領域の露出し
た基板の上面に酸化膜を形成する工程を実施することに
よって、前記Ｏ−Ｎ−Ｏ絶縁層の上面には酸化膜が殆ど
形成されない性質を利用して、前記Ｏ−Ｎ−Ｏ絶縁層の
厚さと相関なしに前記周辺回路領域の上面のゲート酸化
膜の厚さを容易に調節し得る効果がある。
イと周辺回路をもつ不揮発性半導体メモリー装置の製造
方法及び構造において、ストレージセル領域のフローテ
ィングゲート上面にＯ−Ｎ−Ｏ絶縁層を形成した後に、
前記Ｏ−Ｎ−Ｏ絶縁層の上面及び周辺回路領域の露出し
た基板の上面に酸化膜を形成する工程を実施することに
よって、前記Ｏ−Ｎ−Ｏ絶縁層の上面には酸化膜が殆ど
形成されない性質を利用して、前記Ｏ−Ｎ−Ｏ絶縁層の
厚さと相関なしに前記周辺回路領域の上面のゲート酸化
膜の厚さを容易に調節し得る効果がある。
【００１８】また、本発明は、ストレージセル領域のフ
ローティングゲートのパタンを形成した後、基板の上面
にＯ−Ｎ−Ｏ絶縁層を形成することによって、ストレー
ジセルアレイのワードライン方向は、前記フローティン
グゲートの上面のみならず両方の側面にも前記Ｏ−Ｎ−
Ｏ絶縁層が覆い被さることになる。したがって、従来で
は、フローティングゲートの上面のみがキャパシタンス
に寄与したが、本発明においては、側面までもキャパシ
タンスの増大に寄与することとなるため、半導体素子が
高密度化されても、動作に必要なキャパシタンスを充分
に確保し得る効果がある。
ローティングゲートのパタンを形成した後、基板の上面
にＯ−Ｎ−Ｏ絶縁層を形成することによって、ストレー
ジセルアレイのワードライン方向は、前記フローティン
グゲートの上面のみならず両方の側面にも前記Ｏ−Ｎ−
Ｏ絶縁層が覆い被さることになる。したがって、従来で
は、フローティングゲートの上面のみがキャパシタンス
に寄与したが、本発明においては、側面までもキャパシ
タンスの増大に寄与することとなるため、半導体素子が
高密度化されても、動作に必要なキャパシタンスを充分
に確保し得る効果がある。
【００１９】さらに、フローティングゲートとコントロ
ールゲートとの間の絶縁層を、膜質が優秀なＯ−Ｎ−Ｏ
構造で形成することによって、絶縁能力が非常に良好と
なるばかりでなく、非常に大きなキャパシタンスをもつ
絶縁層を形成し得る効果もある。
ールゲートとの間の絶縁層を、膜質が優秀なＯ−Ｎ−Ｏ
構造で形成することによって、絶縁能力が非常に良好と
なるばかりでなく、非常に大きなキャパシタンスをもつ
絶縁層を形成し得る効果もある。
【００２０】その上、ストレージセル領域のコントロー
ルゲートや、周辺回路領域の内部連結構造物及びゲート
を、低抵抗のシリサイド層で形成することもできること
によって、電力消耗が減少され、ワードライン遅延が最
小化された半導体素子を具現し得る効果もある。
ルゲートや、周辺回路領域の内部連結構造物及びゲート
を、低抵抗のシリサイド層で形成することもできること
によって、電力消耗が減少され、ワードライン遅延が最
小化された半導体素子を具現し得る効果もある。
【００２１】のみならず、ストレージセル領域のコント
ロールゲート形成時に、ワードライン方向への第１多結
晶シリコン層と第２多結晶シリコン層が自起整合的に蝕
刻されるようにすることによって、アクティブ領域との
ミスアライメント(Mis-alignment) を防止し得る効果も
ある。
ロールゲート形成時に、ワードライン方向への第１多結
晶シリコン層と第２多結晶シリコン層が自起整合的に蝕
刻されるようにすることによって、アクティブ領域との
ミスアライメント(Mis-alignment) を防止し得る効果も
ある。
【００２２】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。図１は、本発明による、ストレージセルアレイ
と周辺回路をもつ半導体装置の中のストレージセル領域
のレイアウト(layout)を示したもので、ＮＡＮＤ構造を
もつＥＥＰＲＯＭセルを一実施例として説明する。
明する。図１は、本発明による、ストレージセルアレイ
と周辺回路をもつ半導体装置の中のストレージセル領域
のレイアウト(layout)を示したもので、ＮＡＮＤ構造を
もつＥＥＰＲＯＭセルを一実施例として説明する。
【００２３】図１には、縦方向に配列されてソース及び
ドレイン領域を形成するアクティブ領域４２と、横方向
に配列された第１多結晶シリコンライン４４と、ストレ
ージセルのフローティングゲートを形成する第１多結晶
シリコン領域４６とを示してある。そして、前記第１多
結晶シリコン領域４６の上部に、前記第１多結晶シリコ
ンライン４４と平行して形成され、ストレージセルのコ
ントロールゲートを形成する第２多結晶シリコンライン
４８がある。上記第１多結晶シリコンライン４４は、ス
トレージセルアレイの列(row) を選択するためのストリ
ング(string)選択ライン及び接地選択ラインとして利用
される。そして、上記第２多結晶シリコンライン４８は
ワードラインとして利用される。また、上記第１多結晶
シリコン領域４６と重なりながら上記第１及び第２多結
晶シリコンライン４４、４８と直角に交叉して、上記第
２多結晶シリコンライン４８が上部に形成されるビット
ライン５０と、上記アクティブ領域４２の所定領域と上
記ビットライン５０が接触する接触部５２と、フローテ
ィングゲートメモリーのソースまたはドレインを接地さ
せる接地ライン５４を示してある。
ドレイン領域を形成するアクティブ領域４２と、横方向
に配列された第１多結晶シリコンライン４４と、ストレ
ージセルのフローティングゲートを形成する第１多結晶
シリコン領域４６とを示してある。そして、前記第１多
結晶シリコン領域４６の上部に、前記第１多結晶シリコ
ンライン４４と平行して形成され、ストレージセルのコ
ントロールゲートを形成する第２多結晶シリコンライン
４８がある。上記第１多結晶シリコンライン４４は、ス
トレージセルアレイの列(row) を選択するためのストリ
ング(string)選択ライン及び接地選択ラインとして利用
される。そして、上記第２多結晶シリコンライン４８は
ワードラインとして利用される。また、上記第１多結晶
シリコン領域４６と重なりながら上記第１及び第２多結
晶シリコンライン４４、４８と直角に交叉して、上記第
２多結晶シリコンライン４８が上部に形成されるビット
ライン５０と、上記アクティブ領域４２の所定領域と上
記ビットライン５０が接触する接触部５２と、フローテ
ィングゲートメモリーのソースまたはドレインを接地さ
せる接地ライン５４を示してある。
【００２４】図２は、本発明による、ストレージセルア
レイと周辺回路をもつ半導体素子の断面図であって、上
記図１中のａ−ａ′線とｂ−ｂ′線の断面図１１２、１
１４及び周辺回路領域の断面図１２５を同時に示したも
のである。即ち、上記図面で、ストレージセル領域１２
０は、ストレージセルアレイのワードライン方向、即ち
上記図１のａ−ａ′線の断面図１１２と、ビットライン
方向、即ち上記図１のｂ−ｂ′線の断面図１１４とを含
んでおり、周辺回路領域１２５は、ストレージセルと周
辺回路をもつ半導体装置の内部的な連結のための内部連
結部１２２と、ストレージセルアレイ中の特定ストレー
ジセルを選択するためのパルスを作ったり選択したりす
る機能をもつＭＯＳトランジスター部１２４とを含んで
いる。尚、上記図１と同じ名称に該当するものは同じ番
号を使用している。
レイと周辺回路をもつ半導体素子の断面図であって、上
記図１中のａ−ａ′線とｂ−ｂ′線の断面図１１２、１
１４及び周辺回路領域の断面図１２５を同時に示したも
のである。即ち、上記図面で、ストレージセル領域１２
０は、ストレージセルアレイのワードライン方向、即ち
上記図１のａ−ａ′線の断面図１１２と、ビットライン
方向、即ち上記図１のｂ−ｂ′線の断面図１１４とを含
んでおり、周辺回路領域１２５は、ストレージセルと周
辺回路をもつ半導体装置の内部的な連結のための内部連
結部１２２と、ストレージセルアレイ中の特定ストレー
ジセルを選択するためのパルスを作ったり選択したりす
る機能をもつＭＯＳトランジスター部１２４とを含んで
いる。尚、上記図１と同じ名称に該当するものは同じ番
号を使用している。
【００２５】さらに、図２には、所定領域にフィールド
酸化膜７２と、相互に離隔されたソース及びドレイン領
域５０とが形成され、ストレージセル領域１２０と周辺
回路領域１２５をもつ半導体基板７０の上の、第１絶縁
膜７４を中間層とする上記ストレージセル領域１２０の
フローティングゲート４６及び第２絶縁膜９２を中間層
とする上記周辺回路領域１２５のＭＯＳトランジスター
のゲート１０３と、上記周辺回路領域１２５のフィール
ド酸化膜７２の上面に部分的に形成された内部連結構造
物１０２と、前記基板７０上面のＯ−Ｎ−Ｏ構造をもつ
絶縁層８５と、前記絶縁層８５の上面のコントロールゲ
ート４８と、第３絶縁膜１０５を層間絶縁膜として上記
基板７０上部の特定の部分に形成された金属配線１０６
とを示してある。
酸化膜７２と、相互に離隔されたソース及びドレイン領
域５０とが形成され、ストレージセル領域１２０と周辺
回路領域１２５をもつ半導体基板７０の上の、第１絶縁
膜７４を中間層とする上記ストレージセル領域１２０の
フローティングゲート４６及び第２絶縁膜９２を中間層
とする上記周辺回路領域１２５のＭＯＳトランジスター
のゲート１０３と、上記周辺回路領域１２５のフィール
ド酸化膜７２の上面に部分的に形成された内部連結構造
物１０２と、前記基板７０上面のＯ−Ｎ−Ｏ構造をもつ
絶縁層８５と、前記絶縁層８５の上面のコントロールゲ
ート４８と、第３絶縁膜１０５を層間絶縁膜として上記
基板７０上部の特定の部分に形成された金属配線１０６
とを示してある。
【００２６】図３〜１０は、本発明による、ストレージ
セルと周辺回路をもつ不揮発性半導体メモリー装置の製
造工程図であって、上記図１に図示のような、ＮＡＮＤ
構造をもつＥＥＰＲＯＭセルの製造方法を一実施例とし
て説明するものである。ここで、上記図１及び図２と同
じ名称に該当するものは、上記図１及び図２と同じ番号
を使用している。
セルと周辺回路をもつ不揮発性半導体メモリー装置の製
造工程図であって、上記図１に図示のような、ＮＡＮＤ
構造をもつＥＥＰＲＯＭセルの製造方法を一実施例とし
て説明するものである。ここで、上記図１及び図２と同
じ名称に該当するものは、上記図１及び図２と同じ番号
を使用している。
【００２７】出発物質は、決定面が１００であり、面抵
抗が１８Ω／ｍ2 であり、ウェーハの厚さが６２．５μ
ｍであるＰ型半導体基板とする。また、本発明をより良
く理解するため、前記基板の領域をストレージセル領域
と周辺回路領域とに分けて、その各々の断面図を同時に
みられるようにした。
抗が１８Ω／ｍ2 であり、ウェーハの厚さが６２．５μ
ｍであるＰ型半導体基板とする。また、本発明をより良
く理解するため、前記基板の領域をストレージセル領域
と周辺回路領域とに分けて、その各々の断面図を同時に
みられるようにした。
【００２８】上記図３は、ストレージセル領域１２０の
フローティングゲートを形成する工程である。先ず、半
導体基板７０の上面に、選択酸化法を利用して９０００
Å−１１０００Åの厚さをもつフィールド酸化膜７２を
形成した後、前記基板７０の上面に、ストレージセルの
トンネル酸化膜になる第１絶縁膜７４を１００Å程度の
厚さで形成する。ここで、前記第１絶縁膜７４はシリコ
ン酸化膜とする。
フローティングゲートを形成する工程である。先ず、半
導体基板７０の上面に、選択酸化法を利用して９０００
Å−１１０００Åの厚さをもつフィールド酸化膜７２を
形成した後、前記基板７０の上面に、ストレージセルの
トンネル酸化膜になる第１絶縁膜７４を１００Å程度の
厚さで形成する。ここで、前記第１絶縁膜７４はシリコ
ン酸化膜とする。
【００２９】その後に、上記基板７０の上面にフォトレ
ジスト膜（図示されていない）を塗布し、パタン形成を
して上記基板７０の周辺回路領域１２５を覆った状態
で、ストレージセルのしきい電圧を調節するための不純
物をイオン注入する。本発明の実施例においては、砒素
（Ａｓ）を２．５Ｅ１２ｉｏｎｓ／ｃｍ2 のドーズ量(d
ose)と３０ｋｅＶのエネルギーでイオン注入して、スト
レージセルの初期しきい電圧を陰とする。
ジスト膜（図示されていない）を塗布し、パタン形成を
して上記基板７０の周辺回路領域１２５を覆った状態
で、ストレージセルのしきい電圧を調節するための不純
物をイオン注入する。本発明の実施例においては、砒素
（Ａｓ）を２．５Ｅ１２ｉｏｎｓ／ｃｍ2 のドーズ量(d
ose)と３０ｋｅＶのエネルギーでイオン注入して、スト
レージセルの初期しきい電圧を陰とする。
【００３０】その後に、上記基板７０の上面に第１多結
晶シリコンを４０００Å程度の厚さで沈積した後、ＰＯ
Ｃｌ3 をドーピングして前記第１多結晶シリコンの面抵
抗が５０Ω／ｍ2 程度になるようにする。
晶シリコンを４０００Å程度の厚さで沈積した後、ＰＯ
Ｃｌ3 をドーピングして前記第１多結晶シリコンの面抵
抗が５０Ω／ｍ2 程度になるようにする。
【００３１】その後に、上記第１多結晶シリコン層の上
面に第１フォトレジスト膜７８を塗布した後、ワードラ
イン方向には平行に配列され、ビットライン方向には伸
張されたパタンを形成して上記第１多結晶シリコン層を
選択蝕刻することによって、ストレージセル領域１２０
のワードライン方向の断面図１１２に表すフローティン
グゲート４６を形成する。このとき、上記ストレージセ
ル領域１２０のビットライン方向の断面図１１４に図示
のように、上記第１多結晶シリコン層４６ａは蝕刻され
ていない状態である。その後に、残余する第１フォトレ
ジスト膜７８を除去する。
面に第１フォトレジスト膜７８を塗布した後、ワードラ
イン方向には平行に配列され、ビットライン方向には伸
張されたパタンを形成して上記第１多結晶シリコン層を
選択蝕刻することによって、ストレージセル領域１２０
のワードライン方向の断面図１１２に表すフローティン
グゲート４６を形成する。このとき、上記ストレージセ
ル領域１２０のビットライン方向の断面図１１４に図示
のように、上記第１多結晶シリコン層４６ａは蝕刻され
ていない状態である。その後に、残余する第１フォトレ
ジスト膜７８を除去する。
【００３２】上記図４は、フローティングゲートとコン
トロールゲートとの間のＯ−Ｎ−Ｏ絶縁層を形成する工
程である。上記フローティングゲート４６及びストレー
ジセルのビットライン方向の断面図１１４に示す第１多
結晶シリコン層４６ａが形成された基板７０の上面に、
熱酸化法で１６０Å程度の下部酸化膜８０を形成し、そ
の上に、低圧化学気相蒸着法で２００Å程度の窒化膜８
２を順次に形成してから、前記窒化膜８２を１０００℃
程度の温度で２０分程湿式熱酸化することによって、３
０Å程度の上部酸化膜８４を形成する。このようにし
て、Ｏ−Ｎ−Ｏ(Oxide-Nitride-oxide) 絶縁層８５を形
成する。
トロールゲートとの間のＯ−Ｎ−Ｏ絶縁層を形成する工
程である。上記フローティングゲート４６及びストレー
ジセルのビットライン方向の断面図１１４に示す第１多
結晶シリコン層４６ａが形成された基板７０の上面に、
熱酸化法で１６０Å程度の下部酸化膜８０を形成し、そ
の上に、低圧化学気相蒸着法で２００Å程度の窒化膜８
２を順次に形成してから、前記窒化膜８２を１０００℃
程度の温度で２０分程湿式熱酸化することによって、３
０Å程度の上部酸化膜８４を形成する。このようにし
て、Ｏ−Ｎ−Ｏ(Oxide-Nitride-oxide) 絶縁層８５を形
成する。
【００３３】上記Ｏ−Ｎ−Ｏ絶縁層８５のような構成に
よって、上記フローティングゲート４６と下記に説明す
るコントロールゲートとの絶縁能力が向上されるととも
にキャパシタンスも増大される。
よって、上記フローティングゲート４６と下記に説明す
るコントロールゲートとの絶縁能力が向上されるととも
にキャパシタンスも増大される。
【００３４】上記図５は、ストレージセル領域１２０の
上面を除外した残りの領域のＯ−Ｎ−Ｏ絶縁層８５を除
去する工程であって、上記基板７０の全面に第２フォト
レジスト膜８８を塗布した後、パタンを形成して周辺回
路領域１２５の上記Ｏ−Ｎ−Ｏ絶縁層８５を除去する。
上面を除外した残りの領域のＯ−Ｎ−Ｏ絶縁層８５を除
去する工程であって、上記基板７０の全面に第２フォト
レジスト膜８８を塗布した後、パタンを形成して周辺回
路領域１２５の上記Ｏ−Ｎ−Ｏ絶縁層８５を除去する。
【００３５】その後に、上記周辺回路領域１２５に形成
されるＭＯＳトランジスターのしきい電圧を調節するた
めに所定の不純物をイオン注入する。本発明の実施例に
おいては、砒素（Ｂ）を７．０Ｅ１１ｉｏｎｓ／ｃｍ2
のドーズ量と５０ｋｅＶのエネルギーでイオン注入す
る。
されるＭＯＳトランジスターのしきい電圧を調節するた
めに所定の不純物をイオン注入する。本発明の実施例に
おいては、砒素（Ｂ）を７．０Ｅ１１ｉｏｎｓ／ｃｍ2
のドーズ量と５０ｋｅＶのエネルギーでイオン注入す
る。
【００３６】その後に、上記周辺回路領域の上面の上記
第１絶縁膜７４を除去する。
第１絶縁膜７４を除去する。
【００３７】上記の工程によって、上記ストレージセル
領域１２０のフローティングゲート４６の上面及び側面
に、Ｏ−Ｎ−Ｏ絶縁層８５が覆い被さるようになる。
領域１２０のフローティングゲート４６の上面及び側面
に、Ｏ−Ｎ−Ｏ絶縁層８５が覆い被さるようになる。
【００３８】その後に、上記図６で、上記第２フォトレ
ジスト膜８８を除去した後に、上記基板７０の上面に第
２絶縁膜９２を３５０Å程度の厚さで形成する。前記第
２絶縁膜９２は、上記Ｏ−Ｎ−Ｏ絶縁層８５上部の酸化
膜の上面においては殆ど育たないが、周辺回路領域１２
５の露出した基板の上面においてはその成長は良好であ
る。したがって、周辺回路領域１２５のゲート酸化膜に
なる前記第２絶縁膜９２の厚さは、回路動作に最適とな
る厚さに容易に調節できる。この前記第２絶縁膜９２は
シリコン酸化膜とする。
ジスト膜８８を除去した後に、上記基板７０の上面に第
２絶縁膜９２を３５０Å程度の厚さで形成する。前記第
２絶縁膜９２は、上記Ｏ−Ｎ−Ｏ絶縁層８５上部の酸化
膜の上面においては殆ど育たないが、周辺回路領域１２
５の露出した基板の上面においてはその成長は良好であ
る。したがって、周辺回路領域１２５のゲート酸化膜に
なる前記第２絶縁膜９２の厚さは、回路動作に最適とな
る厚さに容易に調節できる。この前記第２絶縁膜９２は
シリコン酸化膜とする。
【００３９】上記図７は、ストレージセルのコントロー
ルゲート及び周辺回路のゲートを形成する第２多結晶シ
リコンを形成する工程である。上記図７に図示のよう
に、上記基板７０の上面に第２多結晶シリコン層９４を
４０００Å程度の厚さで塗布した後に、ＰＯＣｌ3 をド
ーピングして面抵抗が２２Ω／ｍ2 程度になるようにす
る。上記第２多結晶シリコン層９４はストレージセルの
コントロールゲート、即ちワードラインとして利用され
るので、低抵抗である程回路動作時の電力消耗を減少さ
せ得る。したがって、上記第２多結晶シリコン層９４を
シリサイド層に代えることもできる。
ルゲート及び周辺回路のゲートを形成する第２多結晶シ
リコンを形成する工程である。上記図７に図示のよう
に、上記基板７０の上面に第２多結晶シリコン層９４を
４０００Å程度の厚さで塗布した後に、ＰＯＣｌ3 をド
ーピングして面抵抗が２２Ω／ｍ2 程度になるようにす
る。上記第２多結晶シリコン層９４はストレージセルの
コントロールゲート、即ちワードラインとして利用され
るので、低抵抗である程回路動作時の電力消耗を減少さ
せ得る。したがって、上記第２多結晶シリコン層９４を
シリサイド層に代えることもできる。
【００４０】上記図８はストレージセルのコントロール
ゲートを形成する工程である。上記基板７０の上面に第
３フォトレジスト膜９６を塗布した後、ワードライン方
向には伸張され、ビットライン方向には平行に配列され
たパタンを形成して、前記第３フォトレジスト膜９６が
除去された領域の上記第２多結晶シリコン層９４と、Ｏ
−Ｎ−Ｏ絶縁層８５と、第１多結晶シリコン層とを蝕刻
して、ストレージセル領域１２０のコントロールゲート
４８を形成する。上記工程によってストレージセル領域
１２０のフローティングゲート４６及びコントロールゲ
ート４８は、上記ビットライン方向の断面図１１４に図
示のように、自起整合的に蝕刻(Self-Aligned Etch) さ
れる。これにより、上記フローティングゲート４６の上
部にコントロールゲート４８を正確に積層させることが
でき、下記に説明するソース及びドレイン領域とのミス
アライメント(Mis-alignment) を防止し得る。このと
き、周辺回路領域１２５の上部は第３フォトレジスト膜
９６によって保護されている。
ゲートを形成する工程である。上記基板７０の上面に第
３フォトレジスト膜９６を塗布した後、ワードライン方
向には伸張され、ビットライン方向には平行に配列され
たパタンを形成して、前記第３フォトレジスト膜９６が
除去された領域の上記第２多結晶シリコン層９４と、Ｏ
−Ｎ−Ｏ絶縁層８５と、第１多結晶シリコン層とを蝕刻
して、ストレージセル領域１２０のコントロールゲート
４８を形成する。上記工程によってストレージセル領域
１２０のフローティングゲート４６及びコントロールゲ
ート４８は、上記ビットライン方向の断面図１１４に図
示のように、自起整合的に蝕刻(Self-Aligned Etch) さ
れる。これにより、上記フローティングゲート４６の上
部にコントロールゲート４８を正確に積層させることが
でき、下記に説明するソース及びドレイン領域とのミス
アライメント(Mis-alignment) を防止し得る。このと
き、周辺回路領域１２５の上部は第３フォトレジスト膜
９６によって保護されている。
【００４１】上記図８でみられるように、ストレージセ
ル領域１２０の、フローティングゲート４６とコントロ
ールゲート４８との間はＯ−Ｎ−Ｏ絶縁層８５だけで形
成されている。特に、前記ストレージセル領域１２０中
のワードライン方向の断面図１１２で分かるように、フ
ローティングゲート４６の上面のみならず側面までもＯ
−Ｎ−Ｏ絶縁層８５が覆い被さるので、絶縁特性及びキ
ャパシタンス容量が増大される。
ル領域１２０の、フローティングゲート４６とコントロ
ールゲート４８との間はＯ−Ｎ−Ｏ絶縁層８５だけで形
成されている。特に、前記ストレージセル領域１２０中
のワードライン方向の断面図１１２で分かるように、フ
ローティングゲート４６の上面のみならず側面までもＯ
−Ｎ−Ｏ絶縁層８５が覆い被さるので、絶縁特性及びキ
ャパシタンス容量が増大される。
【００４２】上記図９は周辺回路領域の内部連結構造物
及びゲートを形成する工程である。上記基板７０の上面
に第４フォトレジスト膜１００を塗布した後に、パタン
を形成して、前記第４フォトレジスト膜１００が除去さ
れた領域の上記第２多結晶シリコン層を蝕刻して、周辺
回路領域１２５の内部連結構造物１０２及びゲート１０
３を形成する。このとき、ストレージセル領域１２０は
上記第４フォトレジスト膜１００で保護されている。
及びゲートを形成する工程である。上記基板７０の上面
に第４フォトレジスト膜１００を塗布した後に、パタン
を形成して、前記第４フォトレジスト膜１００が除去さ
れた領域の上記第２多結晶シリコン層を蝕刻して、周辺
回路領域１２５の内部連結構造物１０２及びゲート１０
３を形成する。このとき、ストレージセル領域１２０は
上記第４フォトレジスト膜１００で保護されている。
【００４３】上記図１０は、ストレージセル領域及び周
辺回路領域にソース及びドレインを形成する工程であ
る。上記第４フォトレジスト膜１００を除去した後に、
上記基板７０の上部から砒素（Ａｓ）を６．０Ｅ１５ｉ
ｏｎｓ／ｃｍ2 のドーズ量と７５ｋｅＶのエネルギーで
イオン注入した後に、所定の熱処理工程を実施して、ア
クティブ領域になるソース及びドレイン領域５０を形成
する。
辺回路領域にソース及びドレインを形成する工程であ
る。上記第４フォトレジスト膜１００を除去した後に、
上記基板７０の上部から砒素（Ａｓ）を６．０Ｅ１５ｉ
ｏｎｓ／ｃｍ2 のドーズ量と７５ｋｅＶのエネルギーで
イオン注入した後に、所定の熱処理工程を実施して、ア
クティブ領域になるソース及びドレイン領域５０を形成
する。
【００４４】その後、上記基板７０の上面に、高温酸化
膜を１５００Å程度形成した後、ＢＰＳＧ(Boro-Phosph
o Silicate Glass) 膜を７０００Å程度に沈積し、そし
て、９２５℃、Ｎ2 雰囲気で３０分程度平坦化工程を実
施して、図２に示した、配線と素子の間の層間絶縁膜１
０５を形成する。
膜を１５００Å程度形成した後、ＢＰＳＧ(Boro-Phosph
o Silicate Glass) 膜を７０００Å程度に沈積し、そし
て、９２５℃、Ｎ2 雰囲気で３０分程度平坦化工程を実
施して、図２に示した、配線と素子の間の層間絶縁膜１
０５を形成する。
【００４５】その後、所定の蝕刻工程で上記周辺回路領
域１２５の上面に接触領域を形成した後に、上記基板７
０の上面に１μｍ程度の金属層を塗布してパタン形成し
てから、所定の熱処理工程を実施して、図２に示した配
線１０６を形成することによって、ストレージセルと周
辺回路をもつ半導体装置を完成する。
域１２５の上面に接触領域を形成した後に、上記基板７
０の上面に１μｍ程度の金属層を塗布してパタン形成し
てから、所定の熱処理工程を実施して、図２に示した配
線１０６を形成することによって、ストレージセルと周
辺回路をもつ半導体装置を完成する。
【００４６】上記の工程中のＯ−Ｎ−Ｏ絶縁層を形成す
る図４の工程で、上記下部酸化膜８０の成長率は、上記
第１多結晶シリコン層のドーピング濃度に比例し、ドー
ピング濃度が増加する程上記下部酸化膜の厚さを制御す
ることが困難になる。したがって、Ｏ−Ｎ−Ｏ絶縁層下
面の導電層は、なるべく、所定の抵抗をもつ多結晶シリ
コン層でなければならない。
る図４の工程で、上記下部酸化膜８０の成長率は、上記
第１多結晶シリコン層のドーピング濃度に比例し、ドー
ピング濃度が増加する程上記下部酸化膜の厚さを制御す
ることが困難になる。したがって、Ｏ−Ｎ−Ｏ絶縁層下
面の導電層は、なるべく、所定の抵抗をもつ多結晶シリ
コン層でなければならない。
【００４７】上記の本発明の一実施例においては、スト
レージセル領域のフローティングゲートを形成する第１
導電層や、上記ストレージセル領域のコントロールゲー
ト及び周辺回路領域の内部連結構造物とＭＯＳトランジ
スターのゲートとを形成する第２導電層を、すべて多結
晶シリコンで形成したが、本発明の他の実施例において
は、前記第２導電層を、タングステンシリサイド、チタ
ニウムシリサイド、タンタラムシリサイド等の低抵抗導
電層に代えることもできる。それにより、ストレージセ
ルのコントロールゲートと、周辺回路の内部連結構造物
及びトランジスター部のゲートとを低抵抗のシリサイド
層で形成することができるので、素子の動作時ワードラ
イン遅延を防止することができ、電力消耗もまた大幅に
減少させうる。
レージセル領域のフローティングゲートを形成する第１
導電層や、上記ストレージセル領域のコントロールゲー
ト及び周辺回路領域の内部連結構造物とＭＯＳトランジ
スターのゲートとを形成する第２導電層を、すべて多結
晶シリコンで形成したが、本発明の他の実施例において
は、前記第２導電層を、タングステンシリサイド、チタ
ニウムシリサイド、タンタラムシリサイド等の低抵抗導
電層に代えることもできる。それにより、ストレージセ
ルのコントロールゲートと、周辺回路の内部連結構造物
及びトランジスター部のゲートとを低抵抗のシリサイド
層で形成することができるので、素子の動作時ワードラ
イン遅延を防止することができ、電力消耗もまた大幅に
減少させうる。
【００４８】また、本発明の一実施例においては、上記
図８で、周辺回路領域をフォトレジスト膜で保護した後
に、ストレージセル領域のフローティングゲート及びコ
ントロールゲートのパタンを完成し、その後に、上記図
９で、ストレージセル領域をフォトレジスト膜で保護
し、周辺回路領域のトランジスター部のゲート及び内部
連結構造物を形成する。しかし、他の実施例において
は、上記図９の工程後に、上記図８の工程を実施するこ
ともできる。
図８で、周辺回路領域をフォトレジスト膜で保護した後
に、ストレージセル領域のフローティングゲート及びコ
ントロールゲートのパタンを完成し、その後に、上記図
９で、ストレージセル領域をフォトレジスト膜で保護
し、周辺回路領域のトランジスター部のゲート及び内部
連結構造物を形成する。しかし、他の実施例において
は、上記図９の工程後に、上記図８の工程を実施するこ
ともできる。
【００４９】また、本発明の一実施例においては、ＮＡ
ＮＤ構造をもつＥＥＰＲＯＭセルを例に上げて説明した
が、ストレージセルアレイと周辺回路をもつ不揮発性半
導体メモリー装置の製造に関する技術の範囲内で他の実
施例も可能である。
ＮＤ構造をもつＥＥＰＲＯＭセルを例に上げて説明した
が、ストレージセルアレイと周辺回路をもつ不揮発性半
導体メモリー装置の製造に関する技術の範囲内で他の実
施例も可能である。
【００５０】
【発明による効果】上述のように、本発明は、ストレー
ジセルアレイと周辺回路をもつ不揮発性半導体メモリー
装置の製造方法及び構造において、ストレージセル領域
のフローティングゲート上面にＯ−Ｎ−Ｏ絶縁層を形成
した後に、前記Ｏ−Ｎ−Ｏ絶縁層の上面及び周辺回路領
域の露出した基板の上面に酸化膜を形成する工程を実施
することによって、前記Ｏ−Ｎ−Ｏ絶縁層の上面には酸
化膜が殆ど形成されない性質を利用して、前記Ｏ−Ｎ−
Ｏ絶縁層の厚さと相関なしに前記周辺回路領域の上面の
ゲート酸化膜の厚さを容易に調節し得る効果がある。
ジセルアレイと周辺回路をもつ不揮発性半導体メモリー
装置の製造方法及び構造において、ストレージセル領域
のフローティングゲート上面にＯ−Ｎ−Ｏ絶縁層を形成
した後に、前記Ｏ−Ｎ−Ｏ絶縁層の上面及び周辺回路領
域の露出した基板の上面に酸化膜を形成する工程を実施
することによって、前記Ｏ−Ｎ−Ｏ絶縁層の上面には酸
化膜が殆ど形成されない性質を利用して、前記Ｏ−Ｎ−
Ｏ絶縁層の厚さと相関なしに前記周辺回路領域の上面の
ゲート酸化膜の厚さを容易に調節し得る効果がある。
【００５１】また、本発明は、ストレージセル領域のフ
ローティングゲートのパタンを形成した後、基板の上面
にＯ−Ｎ−Ｏ絶縁層を形成することによって、ストレー
ジセルアレイのワードライン方向は、前記フローティン
グゲートの上面のみならず両方の側面にも前記Ｏ−Ｎ−
Ｏ絶縁層が覆い被さることになる。したがって、従来で
は、フローティングゲートの上面のみがキャパシタンス
に寄与したが、本発明においては、側面までもキャパシ
タンスの増大に寄与することとなるため、半導体素子が
高密度化されても、動作に必要なキャパシタンスを充分
に確保し得る効果がある。
ローティングゲートのパタンを形成した後、基板の上面
にＯ−Ｎ−Ｏ絶縁層を形成することによって、ストレー
ジセルアレイのワードライン方向は、前記フローティン
グゲートの上面のみならず両方の側面にも前記Ｏ−Ｎ−
Ｏ絶縁層が覆い被さることになる。したがって、従来で
は、フローティングゲートの上面のみがキャパシタンス
に寄与したが、本発明においては、側面までもキャパシ
タンスの増大に寄与することとなるため、半導体素子が
高密度化されても、動作に必要なキャパシタンスを充分
に確保し得る効果がある。
【００５２】さらに、フローティングゲートとコントロ
ールゲートとの間の絶縁層を、膜質が優秀なＯ−Ｎ−Ｏ
構造で形成することによって、絶縁能力が非常に良好と
なるばかりでなく、非常に大きなキャパシタンスをもつ
絶縁層を形成し得る効果もある。
ールゲートとの間の絶縁層を、膜質が優秀なＯ−Ｎ−Ｏ
構造で形成することによって、絶縁能力が非常に良好と
なるばかりでなく、非常に大きなキャパシタンスをもつ
絶縁層を形成し得る効果もある。
【００５３】その上、ストレージセル領域のコントロー
ルゲートや、周辺回路領域の内部連結構造物及びゲート
を、低抵抗のシリサイド層で形成することもできること
によって、電力消耗が減少され、ワードライン遅延が最
小化された半導体素子を具現し得る効果もある。
ルゲートや、周辺回路領域の内部連結構造物及びゲート
を、低抵抗のシリサイド層で形成することもできること
によって、電力消耗が減少され、ワードライン遅延が最
小化された半導体素子を具現し得る効果もある。
【００５４】のみならず、ストレージセル領域のコント
ロールゲート形成時に、ワードライン方向への第１多結
晶シリコン層と第２多結晶シリコン層が自起整合的に蝕
刻されるようにすることによって、アクティブ領域との
ミスアライメント(Mis-alignment) を防止し得る効果も
ある。
ロールゲート形成時に、ワードライン方向への第１多結
晶シリコン層と第２多結晶シリコン層が自起整合的に蝕
刻されるようにすることによって、アクティブ領域との
ミスアライメント(Mis-alignment) を防止し得る効果も
ある。
【００５５】
【図１】本発明による不揮発性半導体メモリー装置のレ
イアウト図。
イアウト図。
【図２】本発明による不揮発性半導体メモリー装置の断
面図。
面図。
【図３】本発明による製造工程図である。
【図４】本発明による製造工程図である。
【図５】本発明による製造工程図である。
【図６】本発明による製造工程図である。
【図７】本発明による製造工程図である。
【図８】本発明による製造工程図である。
【図９】本発明による製造工程図である。
【図１０】本発明による製造工程図である。
【図１１】従来の方法による製造工程図である。
【図１２】従来の方法による製造工程図である。
【図１３】従来の方法による製造工程図である。
【図１４】従来の方法による製造工程図である。
【図１５】従来の方法による製造工程図である。
フロントページの続き (72)発明者 ケオン−スー キム 大韓民国 キョンギ−ド スウォン−シテ ィ クウォンスン−グ メタン−ドン （番地なし） ジョーコン アパート ナ ンバー514−305
Claims (17)
- 【請求項１】 フィールド酸化膜７２が形成され、複数
個のワードライン配列及び複数個のビットライン配列を
もつストレージセル領域１２０と、周辺回路領域１２５
とをもつ所定の半導体基板７０の上に、ストレージセル
アレイと周辺回路を具備する不揮発性半導体メモリー装
置を製造する方法において、 上記基板７０の上面に第１絶縁膜７４と第１導電層とを
形成した後に、上記ワードライン配列の第１方向には平
行に配列され、上記ビットライン配列の第２方向には伸
張された第１マスクパタンを形成して、露出した部分の
前記第１導電層を選択蝕刻する第１工程と、 上記基板７０の上面に、下部酸化膜８０と窒化膜８２と
上部酸化膜８４とを順次に形成してＯ−Ｎ−Ｏ絶縁層８
５を形成する第２工程と、 上記周辺回路領域１２５の上面にある上記Ｏ−Ｎ−Ｏ絶
縁層８５だけを蝕刻した後に、第２絶縁膜９２を形成す
る第３工程と、 上記基板７０の上面に第２導電層９４を形成する第４工
程と、 上記周辺回路領域１２５の上部を覆い、ワードライン配
列の第１方向には伸張され、上記ビットライン配列の第
２方向には平行に配列された第２マスクパタンを形成し
て、上記ストレージセル領域１２０の中の露出した部分
の第２導電層９４、絶縁層８５及び第１導電層を選択蝕
刻して、上記ストレージセル領域１２０のフローティン
グゲート４６及びコントロールゲート４８のパタンを完
成する第５工程と、 上記周辺回路領域の第２導電層９４だけを選択蝕刻し
て、上記周辺回路領域１２５のゲート１０３を形成する
第６工程とが順次に行われることを特徴とするストレー
ジセルアレイと周辺回路をもつ不揮発性半導体メモリー
装置の製造方法。 - 【請求項２】 上記第１及び第２絶縁膜７４、９２が、
シリコン酸化膜であることを特徴とする請求項１記載の
ストレージセルアレイと周辺回路をもつ不揮発性半導体
メモリー装置の製造方法。 - 【請求項３】 上記第１絶縁膜７４が、上記ストレージ
セル領域１２０のトンネル酸化膜であることを特徴とす
る請求項２記載のストレージセルアレイと周辺回路を持
つ不揮発性半導体メモリー装置の製造方法。 - 【請求項４】 上記第２絶縁膜９２が、上記周辺回路領
域１２５のゲート酸化膜であることを特徴とする請求項
２記載のストレージセルアレイと周辺回路をもつ不揮発
性半導体メモリー装置の製造方法。 - 【請求項５】 上記第１及び第２導電層が低圧化学気相
蒸着法で塗布され、ＰＯＣｌ3 をドーピングした多結晶
シリコンであることを特徴とする請求項１記載のストレ
ージセルアレイと周辺回路をもつ不揮発性半導体メモリ
ー装置の製造方法。 - 【請求項６】 上記第２導電層が、上記第１導電層より
低抵抗をもつことを特徴とする請求項５記載のストレー
ジセルアレイと周辺回路をもつ不揮発性半導体メモリー
装置の製造方法。 - 【請求項７】 上記第２導電層が、タングステンシリサ
イド、チタニウムシリサイドまたはタンタラムシリサイ
ドで形成され得ることを特徴とする請求項１記載のスト
レージセルアレイと周辺回路をもつ不揮発性半導体メモ
リー装置の製造方法。 - 【請求項８】 上記Ｏ−Ｎ−Ｏ絶縁層８５が、熱酸化で
形成される下部酸化膜８０と、低圧化学気相蒸着法で形
成される窒化膜８２と、前記窒化膜８２を１０００℃で
２０分程度湿式熱酸化することで形成される上部酸化膜
８４とを順次に積層して、形成されることを特徴とする
請求項１記載のストレージセルアレイと周辺回路をもつ
不揮発性半導体メモリー装置の製造方法。 - 【請求項９】 上記下部酸化膜８０が、沈積によって形
成され得ることを特徴とする請求項８記載のストレージ
セルアレイと周辺回路をもつ不揮発性半導体メモリー装
置の製造方法。 - 【請求項１０】 上記上部酸化膜８４が、沈積によって
形成され得ることを特徴とする請求項８記載のストレー
ジセルアレイと周辺回路をもつ不揮発性半導体メモリー
装置の製造方法。 - 【請求項１１】 上記上部酸化膜８４が、熱酸化膜と沈
積酸化膜の混合によって形成され得ることを特徴とする
請求項１０記載のストレージセルアレイと周辺回路をも
つ不揮発性半導体メモリー装置の製造方法。 - 【請求項１２】 上記窒化膜８２をタンタラムオキシド
（Ｔａ2 Ｏ5 ）に代えることができることを特徴とする
請求項８記載のストレージセルアレイと周辺回路をもつ
不揮発性半導体メモリー装置の製造方法。 - 【請求項１３】 上記第６工程時に、上記ゲート１０３
の形成と同時に、上記周辺回路領域１２５のフィールド
酸化膜７２の上面に内部連結構造物１０２を形成するこ
ともできることを特徴とする請求項１記載のストレージ
セルアレイと周辺回路をもつ不揮発性半導体メモリー装
置の製造方法。 - 【請求項１４】 上記第５工程が、自起整合的な蝕刻工
程であることを特徴とする請求項１記載のストレージセ
ルアレイと周辺回路をもつ不揮発性半導体メモリー装置
の製造方法。 - 【請求項１５】 上記第５工程と第６工程の順序を入れ
変えて実施することもできることを特徴とする請求項１
記載のストレージセルアレイと周辺回路をもつ不揮発性
半導体メモリー装置の製造方法。 - 【請求項１６】 複数個のワードライン配列及び複数個
のビットライン配列をもつストレージセル領域を具備す
る不揮発性半導体メモリー装置において、 上記ストレージセル領域が、 上記ワードライン配列の第１方向には平行に配列され、
上記ビットライン配列の第２方向には伸張されて、上記
ビットラインの間に形成されたフィールド酸化膜７２
と、 上記フィールド酸化膜７２の間に位置し、上記ワードラ
インの下部に形成されたフローティングゲート４６と、 上記フローティングゲート４６の上部に、上記フローテ
ィングゲート４６と同一の幅で、上記第１方向には伸張
され、第２方向には平行に配列されたコントロールゲー
ト４８と、 上記フィールド酸化膜７２の上面と、フローティングゲ
ート４６の上面及び両側面と、上記コントロールゲート
４８の下面との間を詰めるＯ−Ｎ−Ｏ絶縁層８５とから
成されることを特徴とするストレージセルアレイと周辺
回路をもつ不揮発性半導体メモリー装置。 - 【請求項１７】 上記絶縁層８５が、上記第２方向に露
出しているフローティングゲートの他の両側面には形成
されないことを特徴とする請求項１６記載のストレージ
セルアレイと周辺回路をもつ不揮発性半導体メモリー装
置。 【０００１】
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR15098/1990 | 1990-09-22 | ||
| KR1019900015098A KR930007527B1 (ko) | 1990-09-22 | 1990-09-22 | 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677438A true JPH0677438A (ja) | 1994-03-18 |
Family
ID=19303942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121801A Pending JPH0677438A (ja) | 1990-09-22 | 1991-04-25 | ストレージセルアレイと周辺回路をもつ不揮発性半導体メモリー装置の製造方法及びその構造 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5656527A (ja) |
| JP (1) | JPH0677438A (ja) |
| KR (1) | KR930007527B1 (ja) |
| DE (1) | DE4114344C2 (ja) |
| GB (1) | GB2248518B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
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