JPS6273774A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS6273774A JPS6273774A JP60212554A JP21255485A JPS6273774A JP S6273774 A JPS6273774 A JP S6273774A JP 60212554 A JP60212554 A JP 60212554A JP 21255485 A JP21255485 A JP 21255485A JP S6273774 A JPS6273774 A JP S6273774A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＥＰＲＯＭ等の半導体記憶装置の製造方法の改
良に関する。
良に関する。
従来、例えばＥＰＲＯＭは以下のようにして製造されて
いる。まず、例えばＰ型シリコンｋＶ ＩＮ表面にフィ
ールド酸化膜を形成した後、熱酸化を？？ない第１のゲ
ート酸化膜を形成し、更に全面に第１の多結晶シリコン
膜を堆積する。次に、周辺回路部の第１の多結晶シリコ
ン膜及び第１のゲート酸化膜を選択的にエツチングする
。つついて、熱酸化を行ない周辺回路部に第２のゲート
酸化膜を形成するとともにメモリセル部の第１の多結晶
シリコン膜上に多結晶シリコン酸化膜を形成した後、全
面に第２の多結晶シリコン膜を堆積する。次いで、メモ
リセル部の第２の多結晶シリコン膜、本結晶シリコン酸
化膜及び第１の多結晶シリコ＞ ｉｌｉをバターニング
することによりセル１ラン／スタのコントロールケ−ト
及びノロ−ティングケートを形成する。つついて、周辺
回路部の第２の多結晶シリコン膜をバターニングするこ
とにより周辺トランジスタのケート電極を形成する。−
）づいて、１．１．（丙トランンスタのゲート電極及び
セルトランジスタのコントローニルゲートをマスクとし
てＮ型不ｉ１１．物をイオン注入することによりソース
、ドレイシａＣ１域を形成する。以ド、パンシベーンヨ
ン１漠をＩＩＩ： ｆＱ した後コレタクト・ホールを
開孔し、更に配線令属を蒸ＪＩＬだ１投バターニングし
て配線を形成し、Ｅ Ｐ ＲＯＭを製造する。
いる。まず、例えばＰ型シリコンｋＶ ＩＮ表面にフィ
ールド酸化膜を形成した後、熱酸化を？？ない第１のゲ
ート酸化膜を形成し、更に全面に第１の多結晶シリコン
膜を堆積する。次に、周辺回路部の第１の多結晶シリコ
ン膜及び第１のゲート酸化膜を選択的にエツチングする
。つついて、熱酸化を行ない周辺回路部に第２のゲート
酸化膜を形成するとともにメモリセル部の第１の多結晶
シリコン膜上に多結晶シリコン酸化膜を形成した後、全
面に第２の多結晶シリコン膜を堆積する。次いで、メモ
リセル部の第２の多結晶シリコン膜、本結晶シリコン酸
化膜及び第１の多結晶シリコ＞ ｉｌｉをバターニング
することによりセル１ラン／スタのコントロールケ−ト
及びノロ−ティングケートを形成する。つついて、周辺
回路部の第２の多結晶シリコン膜をバターニングするこ
とにより周辺トランジスタのケート電極を形成する。−
）づいて、１．１．（丙トランンスタのゲート電極及び
セルトランジスタのコントローニルゲートをマスクとし
てＮ型不ｉ１１．物をイオン注入することによりソース
、ドレイシａＣ１域を形成する。以ド、パンシベーンヨ
ン１漠をＩＩＩ： ｆＱ した後コレタクト・ホールを
開孔し、更に配線令属を蒸ＪＩＬだ１投バターニングし
て配線を形成し、Ｅ Ｐ ＲＯＭを製造する。
しかしながら、上述し、た従来の方法では、セルトう；
・／スタのフローティングゲートとコントロ＝Ｉし’／
”−ｔ−吉の間の層間絶縁膜となる多結晶シリコレ酸化
膜か周辺トランジスタのゲート酸化膜形成時に同時に形
成されるため、セルトランジスタの古込み・データ保持
特性を決定する層間絶縁膜のｉｌＱ Ｉすを１．Ｊｄ辺
トラン−・スタのゲート酸化膜厚とは独立し−＋７ ：
ｌ＋ｌＩ御することか不可能であ−〕だ。
・／スタのフローティングゲートとコントロ＝Ｉし’／
”−ｔ−吉の間の層間絶縁膜となる多結晶シリコレ酸化
膜か周辺トランジスタのゲート酸化膜形成時に同時に形
成されるため、セルトランジスタの古込み・データ保持
特性を決定する層間絶縁膜のｉｌＱ Ｉすを１．Ｊｄ辺
トラン−・スタのゲート酸化膜厚とは独立し−＋７ ：
ｌ＋ｌＩ御することか不可能であ−〕だ。
〔発明の１−目的〕
本発明は」−記事情を考慮してなされたｔ）のであり、
セルトランジスタの層間絶縁膜及び周辺トランジスタの
ゲ−１−絶縁膜の膜厚を１７．いに独立して制御するこ
とかできる半導体記憶装置の製造方法を提供しよ−）と
するものである。
セルトランジスタの層間絶縁膜及び周辺トランジスタの
ゲ−１−絶縁膜の膜厚を１７．いに独立して制御するこ
とかできる半導体記憶装置の製造方法を提供しよ−）と
するものである。
本発明の２ｒ導体記憶装置ｉｔの製造ツノ法は、−・導
電型の半導体括板上に第１の絶縁膜、第１のゲート電極
材料ならひに酸化膜、窒化１１４ｉ及び酸化膜からなる
積層（１ｂ＾の第２の絶縁膜を順次形成する工程と、周
辺回路部の第２の絶縁Ｉ侯、第１のケート電極材料及び
第１のＧ％縁膜を選択的に除去する工程と、露出した周
辺回路部の基板上に第３の絶縁膜を形成する工程と、全
面に第２のデーｌ−電極Ｉ、ｌ料を堆積する１−程と、
メモリセル部の第２のグー １−電極＋５４料、第２の
絶縁膜及び第１のグー １・電極０料を順次パターニン
グしてコントロールラ”−ト及びフローティ：５・ゲグ
ートを形成する一Ｌ程と、周辺回路部の第２の７１″−
ト電極材料をパターニングして周辺１〜ランジスタのゲ
ート電極を形成する上程と、前記コントロールゲート及
び周辺トランジスタのグー）−電極をマスクとして基板
と逆導電型の不純物をイオン注入することによりソース
、ドレｒン’５（ｉ域を形成する工程とを具０苛したこ
とを特徴とするものである。
電型の半導体括板上に第１の絶縁膜、第１のゲート電極
材料ならひに酸化膜、窒化１１４ｉ及び酸化膜からなる
積層（１ｂ＾の第２の絶縁膜を順次形成する工程と、周
辺回路部の第２の絶縁Ｉ侯、第１のケート電極材料及び
第１のＧ％縁膜を選択的に除去する工程と、露出した周
辺回路部の基板上に第３の絶縁膜を形成する工程と、全
面に第２のデーｌ−電極Ｉ、ｌ料を堆積する１−程と、
メモリセル部の第２のグー １−電極＋５４料、第２の
絶縁膜及び第１のグー １・電極０料を順次パターニン
グしてコントロールラ”−ト及びフローティ：５・ゲグ
ートを形成する一Ｌ程と、周辺回路部の第２の７１″−
ト電極材料をパターニングして周辺１〜ランジスタのゲ
ート電極を形成する上程と、前記コントロールゲート及
び周辺トランジスタのグー）−電極をマスクとして基板
と逆導電型の不純物をイオン注入することによりソース
、ドレｒン’５（ｉ域を形成する工程とを具０苛したこ
とを特徴とするものである。
このような方法に４よれば、周辺トランジスタのＩｙ−
゛−ト絶縁膜となる第３の絶縁膜を形成する際、メモリ
セル部の第１のゲート電極材料−ヒにはセル１ラン／ス
タの層間絶縁膜となる酸化膜、窒化膜及び酸化膜からな
る積層構造の第２の絶縁膜が所定膜１￥に制御されて形
成されているか、この第２の絶縁膜は第；３の絶縁膜の
形成条件では成長しない。このため、セルトランジスタ
の層間絶縁膜厚とｌｒ’Ｊ辺ト→ンンスタのグー ト絶
縁膜厚とを斤いに！！＋２１’／’ ｔ−−ご、１．す
御することか−こ−きる。
゛−ト絶縁膜となる第３の絶縁膜を形成する際、メモリ
セル部の第１のゲート電極材料−ヒにはセル１ラン／ス
タの層間絶縁膜となる酸化膜、窒化膜及び酸化膜からな
る積層構造の第２の絶縁膜が所定膜１￥に制御されて形
成されているか、この第２の絶縁膜は第；３の絶縁膜の
形成条件では成長しない。このため、セルトランジスタ
の層間絶縁膜厚とｌｒ’Ｊ辺ト→ンンスタのグー ト絶
縁膜厚とを斤いに！！＋２１’／’ ｔ−−ご、１．す
御することか−こ−きる。
［究明の実施例］
１１下、本５’６四ノｌ法をＥ Ｐ ＲＯＭの製造に適
用したよ、）ｌ（１例ん第１１１ｅ！ｌ （＋１ ）
−（ｇ）を：Ｂ ；ｔｉｔ して説明する。なお、第１
図（ａ）〜（ｇ）において、左側にはメモリセル部を、
右側には周辺回路部をそれぞれ示す。
用したよ、）ｌ（１例ん第１１１ｅ！ｌ （＋１ ）
−（ｇ）を：Ｂ ；ｔｉｔ して説明する。なお、第１
図（ａ）〜（ｇ）において、左側にはメモリセル部を、
右側には周辺回路部をそれぞれ示す。
ます、比抵抗１０Ω・ｃｍのＰ−型シリコン堰板１表面
に図示しないフィールド酸化膜を形成した後、熱酸化を
行ない露出し、た猜板１上に膜厚２００人の第１のゲー
ト酸化膜（第１の絶縁膜）２を形成する。次に、全面に
膜厚０，４−の第１の多結晶シリコ゛。膜３を堆積した
後、ｌ） ＯＣア３を拡散源としてリンをドープし、第
１の多結晶シリコン１ｖＡ３の層抵抗を２０ζよ７口と
する。−下）一ついて、９５０℃にてア・トゴンｍ Ｉ
Ｒ酸化を行ない、第１の多結晶ンリコンｊ莫：３−にに
膜厚１００人の多１、−晶シリコン酸化膜、１゛り形成
する。つづいて、ＣＶＤ法により全面に膜ｒｖ ｌ ｓ
ｏ人の窒化膜５を堆積する。
に図示しないフィールド酸化膜を形成した後、熱酸化を
行ない露出し、た猜板１上に膜厚２００人の第１のゲー
ト酸化膜（第１の絶縁膜）２を形成する。次に、全面に
膜厚０，４−の第１の多結晶シリコ゛。膜３を堆積した
後、ｌ） ＯＣア３を拡散源としてリンをドープし、第
１の多結晶シリコン１ｖＡ３の層抵抗を２０ζよ７口と
する。−下）一ついて、９５０℃にてア・トゴンｍ Ｉ
Ｒ酸化を行ない、第１の多結晶ンリコンｊ莫：３−にに
膜厚１００人の多１、−晶シリコン酸化膜、１゛り形成
する。つづいて、ＣＶＤ法により全面に膜ｒｖ ｌ ｓ
ｏ人の窒化膜５を堆積する。
更に、９５０ ’Ｃ・リウＪ、・、・）・賀素雰囲気中
で８０分間酸化を行へい、漬化膜５［に膜島Ｃ６０人の
酸化；ｌす６を’ｒｉ、； ＋戊１−ゴ・１、これら多
結晶シリコニ酸化膜４、窒化膜５及（）ｉ＜ｉ ｊｔ、
・′１（（３の（ｉ）、［菌体か後の棚−１によりフロ
ー−−−ｔ’イ゛り７−１・、！＝−１ニー１ントロ＝
−ルケート間の層間絶縁膜（第２の絶縁膜）７となる（
第１図Ｃａ）図示）。
で８０分間酸化を行へい、漬化膜５［に膜島Ｃ６０人の
酸化；ｌす６を’ｒｉ、； ＋戊１−ゴ・１、これら多
結晶シリコニ酸化膜４、窒化膜５及（）ｉ＜ｉ ｊｔ、
・′１（（３の（ｉ）、［菌体か後の棚−１によりフロ
ー−−−ｔ’イ゛り７−１・、！＝−１ニー１ントロ＝
−ルケート間の層間絶縁膜（第２の絶縁膜）７となる（
第１図Ｃａ）図示）。
次いて、メモリセル部を覆うようにホトレジストパター
ン８を形成した後、これをマスクとして周辺回路部の３
層構造の層間絶縁膜７、第１の多結晶シリコン膜３及び
第１のゲート酸化膜２を順次エツチングする（同図（ｂ
）図示）。つづいて、前記ホトレジストパターン８を除
去（、た後、９００°Ｃのウェット酸素雰囲気中で２０
分間酸化を行ない、露出している周辺回路部の堰板１表
面に膜厚３００人の第２のゲート酸化膜（第３の絶縁膜
）９を形成する（同図（ｅ）図示）。つついて、全面に
膜厚０．４ ｔｎｓの第２の多結晶シリコン膜３を堆積
した後、ＰＯＣ，ｆｆ３を拡散源としてリンをトープし
、第２の多結晶シリコン膜３の層抵抗を２０Ω／口とす
る（同図（ｄ）図示）。
ン８を形成した後、これをマスクとして周辺回路部の３
層構造の層間絶縁膜７、第１の多結晶シリコン膜３及び
第１のゲート酸化膜２を順次エツチングする（同図（ｂ
）図示）。つづいて、前記ホトレジストパターン８を除
去（、た後、９００°Ｃのウェット酸素雰囲気中で２０
分間酸化を行ない、露出している周辺回路部の堰板１表
面に膜厚３００人の第２のゲート酸化膜（第３の絶縁膜
）９を形成する（同図（ｅ）図示）。つついて、全面に
膜厚０．４ ｔｎｓの第２の多結晶シリコン膜３を堆積
した後、ＰＯＣ，ｆｆ３を拡散源としてリンをトープし
、第２の多結晶シリコン膜３の層抵抗を２０Ω／口とす
る（同図（ｄ）図示）。
次いで、周辺回路部全面を覆い、メモリセル部の所定部
分を局所的に覆うホＩ−Ｌ−シストパターン】１を形成
する。その後、ホｌ−Ｌ−シストパターン１１をマスク
としてメモリセル部の第ホδ多結晶シリコン膜１０、層
間絶縁膜ｌ、第１のρ私−品１、リコン膜３及び第１の
ケート酸化膜（シを反応性ｒオンエツチング（ＲＩ Ｅ
） ｌ去（こ４より１［、欠エッチジグしてコントロ
ールゲート１２及びフローティングゲート１３を形成す
る（同図（ｅ）図示） ｉｉ ”−）づいて、前記ホト
１ノジヘトパターン１１を除去した後、メモリセル部全
曲を覆い、周辺回路部の所定部分を局所的に覆うホトｌ
ノジストバクー＞１４を形成する。つづいて、ホト１ノ
ジヘトパターン１４をマスクとして周辺回路部の第２の
多結晶シリコン膜１０及び第２のゲート酸化膜９をＲＩ
Ｅ法により順次重・ノチングして周辺ｌ−ランンスタ
のゲート電極１５を形成する（同図（ｆ）図示）、。
分を局所的に覆うホＩ−Ｌ−シストパターン】１を形成
する。その後、ホｌ−Ｌ−シストパターン１１をマスク
としてメモリセル部の第ホδ多結晶シリコン膜１０、層
間絶縁膜ｌ、第１のρ私−品１、リコン膜３及び第１の
ケート酸化膜（シを反応性ｒオンエツチング（ＲＩ Ｅ
） ｌ去（こ４より１［、欠エッチジグしてコントロ
ールゲート１２及びフローティングゲート１３を形成す
る（同図（ｅ）図示） ｉｉ ”−）づいて、前記ホト
１ノジヘトパターン１１を除去した後、メモリセル部全
曲を覆い、周辺回路部の所定部分を局所的に覆うホトｌ
ノジストバクー＞１４を形成する。つづいて、ホト１ノ
ジヘトパターン１４をマスクとして周辺回路部の第２の
多結晶シリコン膜１０及び第２のゲート酸化膜９をＲＩ
Ｅ法により順次重・ノチングして周辺ｌ−ランンスタ
のゲート電極１５を形成する（同図（ｆ）図示）、。
次いで、前記ホトレジストパターン
した後、Ａｓ＋を例えばｌＪ［］速エネルギー５０ｋｅ
〜Ｆ、ドーズニ５Ｘ１０１５（Ｊｌ−２の条件でイオン
注入する。つづいて、９５０°Ｃのドライ酸素中で２０
分間酸化を行なうことによりコントロール’ｙ”−Ｉ−
１２、フローティングゲート１３、周辺トランジスタの
ゲート電極１５及び１↓板１の露■面に、鳩酸化膜１６
を形成する。これと同時にイオン注入されたＡｓを活性
化して層抵抗Ω／口のＮ生型ソース、トレイン６ｆ１域
１７．１８、・・を形成する。つづいて、全面に膜厚０
．５μｍのＣＶＤ酸化膜１９を堆積した後、コンタクト
ホールを開孔する。つづいて、全面にＡ、７？−５ｉ膜
を蒸着し７だ後、パターニングしてソース、ドレイン電
極２０．２１を形成し、ＥＰＲＯＭを製造する（同図（
ｇ’）図示）。
〜Ｆ、ドーズニ５Ｘ１０１５（Ｊｌ−２の条件でイオン
注入する。つづいて、９５０°Ｃのドライ酸素中で２０
分間酸化を行なうことによりコントロール’ｙ”−Ｉ−
１２、フローティングゲート１３、周辺トランジスタの
ゲート電極１５及び１↓板１の露■面に、鳩酸化膜１６
を形成する。これと同時にイオン注入されたＡｓを活性
化して層抵抗Ω／口のＮ生型ソース、トレイン６ｆ１域
１７．１８、・・を形成する。つづいて、全面に膜厚０
．５μｍのＣＶＤ酸化膜１９を堆積した後、コンタクト
ホールを開孔する。つづいて、全面にＡ、７？−５ｉ膜
を蒸着し７だ後、パターニングしてソース、ドレイン電
極２０．２１を形成し、ＥＰＲＯＭを製造する（同図（
ｇ’）図示）。
このような方法によれば、第１図（ａ）及び（ｂ）まで
の工程でメモリセル部には第１のゲート酸化膜２上に第
１の多結晶シリコン膜３か形成され、更に第１の多結晶
シリコン膜３−１−に多結晶シリコンｖ１４、窒化膜５
及び酸化膜６からなる層間絶縁膜（第２の絶縁膜）７が
ｌｔｇ成されている。
の工程でメモリセル部には第１のゲート酸化膜２上に第
１の多結晶シリコン膜３か形成され、更に第１の多結晶
シリコン膜３−１−に多結晶シリコンｖ１４、窒化膜５
及び酸化膜６からなる層間絶縁膜（第２の絶縁膜）７が
ｌｔｇ成されている。
そして、層間絶縁膜７を構成する酸化膜６は窒化膜５を
高温長時間酸化することによって形成されたものである
。このため、第１図（Ｃ）の工程で第２のケ°−１・酸
化膜９をＩＩ′成づる際の低温短時間の酸化条件ては層
間絶縁膜７を）１１成釦る窒化膜５の酸化は進行しない
。（、ｌ、−か−）−５′−１ζ（）１図（ａ）の工程
で層間絶縁膜７を所定膜厚に形成しておＩＪば、第１図
（ｅ）の工程で第２のゲート酸化膜９を所定膜厚に形成
する際、層間絶縁膜７の膜１ψか維持される。
高温長時間酸化することによって形成されたものである
。このため、第１図（Ｃ）の工程で第２のケ°−１・酸
化膜９をＩＩ′成づる際の低温短時間の酸化条件ては層
間絶縁膜７を）１１成釦る窒化膜５の酸化は進行しない
。（、ｌ、−か−）−５′−１ζ（）１図（ａ）の工程
で層間絶縁膜７を所定膜厚に形成しておＩＪば、第１図
（ｅ）の工程で第２のゲート酸化膜９を所定膜厚に形成
する際、層間絶縁膜７の膜１ψか維持される。
以上のようにセルトランジスタの層間絶縁１漠７の膜厚
と周辺トランジスタのゲート絶縁膜（第；゛のゲート酸
化膜９）の膜厚とをｌｉ′、いに独立して、１、す御す
ることがてきるので、周辺トランジスタの素子特性たけ
てなく、メモリセルの書込〆）・ゾール“保持特性を１
ｆ党に設定することか１１１能となる。
と周辺トランジスタのゲート絶縁膜（第；゛のゲート酸
化膜９）の膜厚とをｌｉ′、いに独立して、１、す御す
ることがてきるので、周辺トランジスタの素子特性たけ
てなく、メモリセルの書込〆）・ゾール“保持特性を１
ｆ党に設定することか１１１能となる。
以１−詳述した如く本光明の？Ｖ導体記憶装置Ｌ・ｙ）
’Ｉ−、１造方法によれば、周辺トランジスタの素−１
−持ｉｌｌ ？ｆけでなく、メモリセルの書込み・デー
タｃ“ぜ１′１特１′１も任意に設定できる等顕苫な効
果を奏するちの″、：ある。
’Ｉ−、１造方法によれば、周辺トランジスタの素−１
−持ｉｌｌ ？ｆけでなく、メモリセルの書込み・デー
タｃ“ぜ１′１特１′１も任意に設定できる等顕苫な効
果を奏するちの″、：ある。
第１図（，１）〜（ｇ）は本発明の実廁例に北・１−す
るＥ Ｐ ＲＯＭの製造ノＪ′法を示す断面図である。 １ ・Ｐ−型／リコン基板、２・・第１のゲート鵠化膜
、３・・第１の多結晶シリコン膜、４・・多結晶ンリコ
ン酸化膜、５・・・窒化膜、６・・酸化膜、７・、層間
絶縁膜、８．１１．１４・・・ホトレジストパターン、
９・・・第２のゲート酸化膜、１０・・・第２の多結晶
シリコン膜、１２・・・コントロールゲート、１３・・
フローティングゲート、１５・・・周辺トランジスタの
ゲート電極、１６・・・熱酸化膜、１７．１８・・・Ｎ
＋型ソース、ドレイン領域、１９・・・ＣＶＤ酸化膜、
２０．２１・・・ソース、ドレイン電極。
るＥ Ｐ ＲＯＭの製造ノＪ′法を示す断面図である。 １ ・Ｐ−型／リコン基板、２・・第１のゲート鵠化膜
、３・・第１の多結晶シリコン膜、４・・多結晶ンリコ
ン酸化膜、５・・・窒化膜、６・・酸化膜、７・、層間
絶縁膜、８．１１．１４・・・ホトレジストパターン、
９・・・第２のゲート酸化膜、１０・・・第２の多結晶
シリコン膜、１２・・・コントロールゲート、１３・・
フローティングゲート、１５・・・周辺トランジスタの
ゲート電極、１６・・・熱酸化膜、１７．１８・・・Ｎ
＋型ソース、ドレイン領域、１９・・・ＣＶＤ酸化膜、
２０．２１・・・ソース、ドレイン電極。
Claims (1)
- 一導電型の半導体基板上に第１の絶縁膜、第１のゲート
電極材料ならびに酸化膜、窒化膜及び酸化膜からなる積
層構造の第２の絶縁膜を順次形成する工程と、周辺回路
部の第２の絶縁膜、第１のゲート電極材料及び第１の絶
縁膜を選択的に除去する工程と、露出した周辺回路部の
基板上に第３の絶縁膜を形成する工程と、全面に第２の
ゲート電極材料を堆積する工程と、メモリセル部の第２
のゲート電極材料、第２の絶縁膜及び第１のゲート電極
材料を順次パターニングしてコントロールゲート及びフ
ローティングゲートを形成する工程と、周辺回路部の第
２のゲート電極材料をパターニングして周辺トランジス
タのゲート電極を形成する工程と、前記コントロールゲ
ート及び周辺トランジスタのゲート電極をマスクとして
基板と逆導電型の不純物をイオン注入することによりソ
ース、ドレイン領域を形成する工程とを具備したことを
特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212554A JPS6273774A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212554A JPS6273774A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273774A true JPS6273774A (ja) | 1987-04-04 |
Family
ID=16624608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212554A Pending JPS6273774A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273774A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216774A (ja) * | 1988-07-05 | 1990-01-19 | Toshiba Corp | 紫外線消去型不揮発性半導体記憶装置 |
| JPH0290684A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 不揮発性半導体メモリ |
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| KR19990008496A (ko) * | 1997-07-01 | 1999-02-05 | 윤종용 | 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법 |
| JP2003504872A (ja) * | 1999-07-09 | 2003-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎａｎｄ型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法 |
| CN106847828A (zh) * | 2017-02-09 | 2017-06-13 | 京东方科技集团股份有限公司 | 低温多晶硅阵列基板及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109783A (en) * | 1978-02-16 | 1979-08-28 | Nec Corp | Manufacture of semiconductor device |
| JPS5776876A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Manufacture of semiconductor device |
-
1985
- 1985-09-27 JP JP60212554A patent/JPS6273774A/ja active Pending
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| CN106847828B (zh) * | 2017-02-09 | 2021-01-26 | 京东方科技集团股份有限公司 | 低温多晶硅阵列基板及其制造方法 |
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