JPH0216774A - 紫外線消去型不揮発性半導体記憶装置 - Google Patents
紫外線消去型不揮発性半導体記憶装置Info
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- JPH0216774A JPH0216774A JP63167608A JP16760888A JPH0216774A JP H0216774 A JPH0216774 A JP H0216774A JP 63167608 A JP63167608 A JP 63167608A JP 16760888 A JP16760888 A JP 16760888A JP H0216774 A JPH0216774 A JP H0216774A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明はフローティングゲート及びコントロールゲー
トからなる2層ゲート構造を有する紫外線消去型不揮発
性半導体記憶装置に関する。
トからなる2層ゲート構造を有する紫外線消去型不揮発
性半導体記憶装置に関する。
(従来の技術)
フローティングゲート及びコントロールゲートからなる
2層ゲート構造のMOSトランジスタをメモリセルとし
て備えた紫外線消去型不揮発性メモリ(以下、EFRO
Mと称する)では、メモリセルのフローティングゲート
に選択的に電荷、例えば電子を注入することによってデ
ータのプログラムが行なわれ、紫外線の照射によってデ
ータの消去が行なわれる。
2層ゲート構造のMOSトランジスタをメモリセルとし
て備えた紫外線消去型不揮発性メモリ(以下、EFRO
Mと称する)では、メモリセルのフローティングゲート
に選択的に電荷、例えば電子を注入することによってデ
ータのプログラムが行なわれ、紫外線の照射によってデ
ータの消去が行なわれる。
このような2層ゲート構造のMOS)ランジスタからな
るメモリセルにおけるデータの書込みは、コントロール
ゲートとドレイン領域とに高電圧を加え、ソース領域と
ドレイン領域との間のチャネル領域のドレイン領域近傍
で電子、正孔対を発生させ、このうちの電子をフローテ
ィングゲートに注入することにより行なわれる。データ
の読出しはコントロールゲートとドレイン領域とに読出
し電圧を加えることによって行なわれる。このデータの
読出し時では、予めフローティングゲートに電子が注入
されているメモリセルの場合には閾値電圧が上昇してお
り、コントロールゲートに読出し電圧を加えてもそのメ
モリセルはオンしない。
るメモリセルにおけるデータの書込みは、コントロール
ゲートとドレイン領域とに高電圧を加え、ソース領域と
ドレイン領域との間のチャネル領域のドレイン領域近傍
で電子、正孔対を発生させ、このうちの電子をフローテ
ィングゲートに注入することにより行なわれる。データ
の読出しはコントロールゲートとドレイン領域とに読出
し電圧を加えることによって行なわれる。このデータの
読出し時では、予めフローティングゲートに電子が注入
されているメモリセルの場合には閾値電圧が上昇してお
り、コントロールゲートに読出し電圧を加えてもそのメ
モリセルはオンしない。
他方、フローティングゲートに電子が注入されていない
メモリセルの場合には閾値電圧が元の低い状態になって
おり、コントロールゲートに読出し電圧を加えるとその
メモリセルはオンする。従って、データ読出し時にはメ
モリセルに電流が流れるか否かで記憶データが判定され
る。さらにデータの消去は紫外線を照射することにより
行なわれる。紫外線が照射されることにより、フローテ
ィングゲートに蓄えられていた電子がエネルギーを得て
、基板やコントロールゲートに放出されることにより行
なわれる。
メモリセルの場合には閾値電圧が元の低い状態になって
おり、コントロールゲートに読出し電圧を加えるとその
メモリセルはオンする。従って、データ読出し時にはメ
モリセルに電流が流れるか否かで記憶データが判定され
る。さらにデータの消去は紫外線を照射することにより
行なわれる。紫外線が照射されることにより、フローテ
ィングゲートに蓄えられていた電子がエネルギーを得て
、基板やコントロールゲートに放出されることにより行
なわれる。
このようなEPROMのメモリセルを微細化して高密度
化する際に、フローティングゲートと基板との間に存在
するゲート絶縁膜は素子寸法のスケーリング・ダウンに
伴って薄膜化する必要が生じている。しかし、通常のM
OS)ランジスタにおいてゲート絶縁膜を薄膜化すると
、例えば、1987年のI D E M (Inter
natlonal ElectronDevice M
cetlng)のTechnical Digestの
第714頁にC,Chan等によって、同第718頁に
T、 Chan等によってそれぞれ報告されているよう
に、ドレイン領域のエツジでリーク電流が増大すること
が知られている。特にEPROMのメモリセルでは、フ
ローティングゲートに電子が注入されている場合にその
ポテンシャルが負になることから、上記のようなリーク
電流の増大は顕著となる。ざらにEPROMのメモリセ
ルでは、このリーク電流により発生した正孔がフローテ
ィングゲートに注入され、これにより予めフローティン
グゲートに蓄えられていた電子が中和されてデータが誤
消去されたり、あるいは絶縁膜中に侵入した正孔が電界
を変化させることによりフローティングゲートから電子
が放出され易くなり、データが消去され易くなる等の問
題が発生する。
化する際に、フローティングゲートと基板との間に存在
するゲート絶縁膜は素子寸法のスケーリング・ダウンに
伴って薄膜化する必要が生じている。しかし、通常のM
OS)ランジスタにおいてゲート絶縁膜を薄膜化すると
、例えば、1987年のI D E M (Inter
natlonal ElectronDevice M
cetlng)のTechnical Digestの
第714頁にC,Chan等によって、同第718頁に
T、 Chan等によってそれぞれ報告されているよう
に、ドレイン領域のエツジでリーク電流が増大すること
が知られている。特にEPROMのメモリセルでは、フ
ローティングゲートに電子が注入されている場合にその
ポテンシャルが負になることから、上記のようなリーク
電流の増大は顕著となる。ざらにEPROMのメモリセ
ルでは、このリーク電流により発生した正孔がフローテ
ィングゲートに注入され、これにより予めフローティン
グゲートに蓄えられていた電子が中和されてデータが誤
消去されたり、あるいは絶縁膜中に侵入した正孔が電界
を変化させることによりフローティングゲートから電子
が放出され易くなり、データが消去され易くなる等の問
題が発生する。
このような問題を解決するため、従来では第3図の断面
図で示すようなEFROMのメモリセルが考えられてい
る。図において、11はp型のシリコン半導体基板、1
2はシリコン酸化膜、13はこのシリコン酸化膜12上
に形成され例えば多結晶シリコンからなるフローティン
グゲート、14はシリコン酸化膜、15はこのシリコン
酸化膜14上に設けられたシリコン窒化膜、16はこの
シリコン窒化膜15上に設けられたシリコン酸化膜、1
7はこのシリコン酸化膜16上に形成され例えば多結晶
シリコンからなるコントロールゲート、18及び19は
上記フローティングゲート13の両側に位置する基板l
l内に形成されたn+型拡散領域からなるソース、ドレ
イン領域である。また、20は上記コントロールゲート
17の形成後に全体を酸化することによって形成される
後酸化膜であり、この後酸化膜20の上記フローティン
グゲート13の一方端部と上記ソース領域18との間に
存在する一部酸化膜2OAと上記フローティングゲート
13の他方端部と上記ドレイン領域19との間に存在す
る一部酸化膜20Bは、上記シリコン酸化膜12と共に
フローティンク’f−トL3のゲート絶縁膜を構成して
いる。
図で示すようなEFROMのメモリセルが考えられてい
る。図において、11はp型のシリコン半導体基板、1
2はシリコン酸化膜、13はこのシリコン酸化膜12上
に形成され例えば多結晶シリコンからなるフローティン
グゲート、14はシリコン酸化膜、15はこのシリコン
酸化膜14上に設けられたシリコン窒化膜、16はこの
シリコン窒化膜15上に設けられたシリコン酸化膜、1
7はこのシリコン酸化膜16上に形成され例えば多結晶
シリコンからなるコントロールゲート、18及び19は
上記フローティングゲート13の両側に位置する基板l
l内に形成されたn+型拡散領域からなるソース、ドレ
イン領域である。また、20は上記コントロールゲート
17の形成後に全体を酸化することによって形成される
後酸化膜であり、この後酸化膜20の上記フローティン
グゲート13の一方端部と上記ソース領域18との間に
存在する一部酸化膜2OAと上記フローティングゲート
13の他方端部と上記ドレイン領域19との間に存在す
る一部酸化膜20Bは、上記シリコン酸化膜12と共に
フローティンク’f−トL3のゲート絶縁膜を構成して
いる。
すなわち、このメモリセルではフローティングゲー)1
3のゲート絶縁膜の端部に後酸化膜20の一部酸化膜2
0A及び20Bを使用することにより、ドレイン領域の
エツジで発生するリーク電流を低減化するようにしたも
のである。しかも、このメモリセルではフローティング
ゲート13とコントロールゲート17との間のゲート絶
縁膜として、シリコン酸化膜14.シリコン窒化膜15
及びシリコン酸化膜16からなるいわゆるONO膜を用
いることにより、絶縁耐圧を低下させずにゲート絶縁膜
全体の膜厚を薄くするようにしている。
3のゲート絶縁膜の端部に後酸化膜20の一部酸化膜2
0A及び20Bを使用することにより、ドレイン領域の
エツジで発生するリーク電流を低減化するようにしたも
のである。しかも、このメモリセルではフローティング
ゲート13とコントロールゲート17との間のゲート絶
縁膜として、シリコン酸化膜14.シリコン窒化膜15
及びシリコン酸化膜16からなるいわゆるONO膜を用
いることにより、絶縁耐圧を低下させずにゲート絶縁膜
全体の膜厚を薄くするようにしている。
ところで、紫外線の照射によってデータの消去を行なう
際にフローティングゲート13に蓄えられた電子が放出
される経路は、フローティングゲート13からコントロ
ールゲート17に至る経路と、フローティングゲート1
3から基板11に至る経路との二通りがあることは前記
した通りである。しかし、この第3図のメモリセルのよ
うにフローティングゲート13とコントロールゲート1
7との間のゲート絶縁膜としてシリコン窒化膜を含む複
合膜、例えばONOの3層膜等を用いると、フローティ
ングゲート13からコントロールゲート17に電子が放
出されに(くなる。従って、このメモリセルではフロー
ティングゲート13から基板11に至る経路により電子
を放出させなければらない。しかし、紫外線が照射され
、励起された電子は実際には、フローティングゲート1
3の両端部に存在している膜厚の厚い一部酸化膜20B
、 2OAを通過してソース領域18及びドレイン領域
19に放出される。従って、第3図の従来のメモリセル
ではデータ消去時にこの厚い一部酸化膜20A、 20
Bを電子が通過することによって行なわれるので、紫外
線照射によるデータの消去スピードが低下するという欠
点がある。
際にフローティングゲート13に蓄えられた電子が放出
される経路は、フローティングゲート13からコントロ
ールゲート17に至る経路と、フローティングゲート1
3から基板11に至る経路との二通りがあることは前記
した通りである。しかし、この第3図のメモリセルのよ
うにフローティングゲート13とコントロールゲート1
7との間のゲート絶縁膜としてシリコン窒化膜を含む複
合膜、例えばONOの3層膜等を用いると、フローティ
ングゲート13からコントロールゲート17に電子が放
出されに(くなる。従って、このメモリセルではフロー
ティングゲート13から基板11に至る経路により電子
を放出させなければらない。しかし、紫外線が照射され
、励起された電子は実際には、フローティングゲート1
3の両端部に存在している膜厚の厚い一部酸化膜20B
、 2OAを通過してソース領域18及びドレイン領域
19に放出される。従って、第3図の従来のメモリセル
ではデータ消去時にこの厚い一部酸化膜20A、 20
Bを電子が通過することによって行なわれるので、紫外
線照射によるデータの消去スピードが低下するという欠
点がある。
(発明が解決しようとする課題)
このように従来では素子の微細化のためにゲート絶縁膜
の薄膜化を図り、それに伴ってフローティングゲートの
両端部でリーク電流の発生を防止するためにソース、ド
レイン領域と接する両端部でゲート絶縁膜の一部を厚く
するようにしている。ところが、データの消去時には電
子がこの膜厚が厚くされたゲート絶縁膜の部分を主に通
過するため、データの消去スピードが低下するという欠
点がある。
の薄膜化を図り、それに伴ってフローティングゲートの
両端部でリーク電流の発生を防止するためにソース、ド
レイン領域と接する両端部でゲート絶縁膜の一部を厚く
するようにしている。ところが、データの消去時には電
子がこの膜厚が厚くされたゲート絶縁膜の部分を主に通
過するため、データの消去スピードが低下するという欠
点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ゲート絶縁膜の薄膜化に伴ってドレ
イン近傍で発生する正孔による信頼性の低下を防止する
ことができ、しがちデータの消去スピードの低下を最少
限に抑えることができる紫外線消去型不揮発性半導体記
憶装置を提供することにある。
あり、その目的は、ゲート絶縁膜の薄膜化に伴ってドレ
イン近傍で発生する正孔による信頼性の低下を防止する
ことができ、しがちデータの消去スピードの低下を最少
限に抑えることができる紫外線消去型不揮発性半導体記
憶装置を提供することにある。
[発明の構成〕
(課題を解決するための手段)
この発明の紫外線消去型不揮発性半導体記憶装置は、半
導体基板とフローティングゲートとの間に存在している
第1の絶縁膜において、ドレイン領域側の端部における
膜厚とソース領域側の端部における膜厚とを異ならせる
ようにし、しかもドレイン領域側の端部における膜厚が
ソース領域側の端部における膜厚よりも厚くなるように
設定している。
導体基板とフローティングゲートとの間に存在している
第1の絶縁膜において、ドレイン領域側の端部における
膜厚とソース領域側の端部における膜厚とを異ならせる
ようにし、しかもドレイン領域側の端部における膜厚が
ソース領域側の端部における膜厚よりも厚くなるように
設定している。
(作用)
半導体基板とフローティングゲートとの間に存在してい
る第1の絶縁膜において、ドレイン領域側の端部におけ
る膜厚をソース領域側の端部における膜厚よりも厚(す
ることによって、ゲート絶縁膜の薄膜化ば伴いドレイン
近傍で発生する正孔がフローティングゲートに注入され
にくくなる。
る第1の絶縁膜において、ドレイン領域側の端部におけ
る膜厚をソース領域側の端部における膜厚よりも厚(す
ることによって、ゲート絶縁膜の薄膜化ば伴いドレイン
近傍で発生する正孔がフローティングゲートに注入され
にくくなる。
他方、第1の絶縁膜のドレイン領域側の端部における膜
厚は比較的薄くことにより、データ消去時にはソース領
域に電子が放出され易くなる。
厚は比較的薄くことにより、データ消去時にはソース領
域に電子が放出され易くなる。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第1図はこの発明に係る紫外線消去型不揮発性半導体記
憶装置(EPROM)で使用されるメモリセルの素子構
造を示す断面図である。図において、llはp型のシリ
コン半導体基板、12はシリコン酸化膜、13はこのシ
リコン酸化膜12上に形成され例えば多結晶シリコンか
らなるフローティングゲート、14はシリコン酸化膜、
15はこのシリコン酸化膜14上に設けられたシリコン
窒化膜、16はこのシリコン窒化膜15上に設けられた
シリコン酸化膜、17はこのシリコン酸化膜16上に形
成され例えば多結晶シリコンからなるコントロールゲー
ト、18及び19は上記フローティングゲート13の両
側に位置する基板11内に形成されたn+型拡散領域か
らなるソース、ドレイン領域である。また、20は上記
コントロールゲート17の形成後に全体を酸化すること
によって形成される後酸化膜であり、この後酸化膜20
の上記フローティングゲート13の一方端部と上記ソー
ス領域1Bとの間に存在する一部酸化膜2QAと上記フ
ローティングゲート13の他方端部と上記ドレイン領域
19との間に存在する一部酸化膜20Bは、上記シリコ
ン酸化膜12と共にフローティングゲート13のゲート
絶縁膜を構成しており、かつフローティングゲート13
の一方端部とソ−ス領域18との間に存在する一部酸化
膜2OAの膜厚(図中のtl)は、フローティングゲー
ト13の他方端部とドレイン領域19との間に存在する
一部酸化膜20Bの膜厚(図中のt2)よりも薄くなる
ように設定されている。
憶装置(EPROM)で使用されるメモリセルの素子構
造を示す断面図である。図において、llはp型のシリ
コン半導体基板、12はシリコン酸化膜、13はこのシ
リコン酸化膜12上に形成され例えば多結晶シリコンか
らなるフローティングゲート、14はシリコン酸化膜、
15はこのシリコン酸化膜14上に設けられたシリコン
窒化膜、16はこのシリコン窒化膜15上に設けられた
シリコン酸化膜、17はこのシリコン酸化膜16上に形
成され例えば多結晶シリコンからなるコントロールゲー
ト、18及び19は上記フローティングゲート13の両
側に位置する基板11内に形成されたn+型拡散領域か
らなるソース、ドレイン領域である。また、20は上記
コントロールゲート17の形成後に全体を酸化すること
によって形成される後酸化膜であり、この後酸化膜20
の上記フローティングゲート13の一方端部と上記ソー
ス領域1Bとの間に存在する一部酸化膜2QAと上記フ
ローティングゲート13の他方端部と上記ドレイン領域
19との間に存在する一部酸化膜20Bは、上記シリコ
ン酸化膜12と共にフローティングゲート13のゲート
絶縁膜を構成しており、かつフローティングゲート13
の一方端部とソ−ス領域18との間に存在する一部酸化
膜2OAの膜厚(図中のtl)は、フローティングゲー
ト13の他方端部とドレイン領域19との間に存在する
一部酸化膜20Bの膜厚(図中のt2)よりも薄くなる
ように設定されている。
すなわち、このメモリセルの場合にも第3図に示す従来
のメモリセルと同様に、フローティングゲート13とコ
ントロールゲート17との間のゲート絶縁膜として、シ
リコン酸化膜14. シリコン窒化膜15及びシリコ
ン酸化膜16からなるいわゆるONO膜を用いることに
より、絶縁耐圧を低下させずにゲート絶縁膜全体の膜厚
を薄くするようにしている。また、このメモリセルでは
フローティングゲート13のゲート絶縁膜の端部に後酸
化膜20の一部酸化膜2OA及び20Bを使用すること
により、フローティングゲート13の両端部におけるゲ
ート絶縁膜の膜厚をシリコン酸化膜12よりも厚(する
ものであるが、この実施例の場合には後酸化膜20の一
部酸化膜2OAと20Bの膜厚を20A側が厚くなるよ
うに異ならせるようにしたものである。
のメモリセルと同様に、フローティングゲート13とコ
ントロールゲート17との間のゲート絶縁膜として、シ
リコン酸化膜14. シリコン窒化膜15及びシリコ
ン酸化膜16からなるいわゆるONO膜を用いることに
より、絶縁耐圧を低下させずにゲート絶縁膜全体の膜厚
を薄くするようにしている。また、このメモリセルでは
フローティングゲート13のゲート絶縁膜の端部に後酸
化膜20の一部酸化膜2OA及び20Bを使用すること
により、フローティングゲート13の両端部におけるゲ
ート絶縁膜の膜厚をシリコン酸化膜12よりも厚(する
ものであるが、この実施例の場合には後酸化膜20の一
部酸化膜2OAと20Bの膜厚を20A側が厚くなるよ
うに異ならせるようにしたものである。
このような構成とすることにより、フローティングゲー
ト13とドレイン領域19との間に存在するゲート絶縁
膜はフローティングゲート13でデータを保持するのに
充分な膜厚にすることができる。
ト13とドレイン領域19との間に存在するゲート絶縁
膜はフローティングゲート13でデータを保持するのに
充分な膜厚にすることができる。
このため、ドレイン領域19の近傍で発生した正孔がフ
ローティングゲート13に注入され、これによりフロー
ティングゲート13に蓄えられていた電子が中和された
り、あるいはフローティングゲート13に到達しなくと
もゲート絶縁膜中にトラップされ、その正孔が電界を弱
めてフローティングゲートから電子が放出され易くする
、等の問題は全て回避することができる。これによりメ
モリセルとしての信頼性低下を防止することができる。
ローティングゲート13に注入され、これによりフロー
ティングゲート13に蓄えられていた電子が中和された
り、あるいはフローティングゲート13に到達しなくと
もゲート絶縁膜中にトラップされ、その正孔が電界を弱
めてフローティングゲートから電子が放出され易くする
、等の問題は全て回避することができる。これによりメ
モリセルとしての信頼性低下を防止することができる。
しかも、フローティングゲート13とソース領域18と
の間に存在するゲート絶縁膜は、スケーリング・ダウン
によるシリコン酸化膜12の薄膜化を補うに充分な耐圧
を待たせた上でフローティングゲート13からソース領
域18に対して電子を放出させるのに充分な膜厚にする
ことができる。このため、データの消去時にはフローテ
ィングゲート13からソース領域18に対する電子の放
出を効率的に行なうことができ、データの消去スピード
の低下を最少限に抑えることができる。
の間に存在するゲート絶縁膜は、スケーリング・ダウン
によるシリコン酸化膜12の薄膜化を補うに充分な耐圧
を待たせた上でフローティングゲート13からソース領
域18に対して電子を放出させるのに充分な膜厚にする
ことができる。このため、データの消去時にはフローテ
ィングゲート13からソース領域18に対する電子の放
出を効率的に行なうことができ、データの消去スピード
の低下を最少限に抑えることができる。
次に上記第1図のようなメモリセルを製造する場合の一
方法を第2図の断面図を用いて簡単に説明する。まず、
第2図(a)に示すように、基板11上にシリコン酸化
膜12、フローティングケート13、シリコン酸化膜1
4、シリコン窒化膜15、シリコン酸化膜16及びコン
トロールゲート17からなる積層構造を、熱酸化法、化
学的気相成長法と選択エツチング技術との組合わせを用
いた周知の方法で形成する。次に、第2図(b)に示す
ように全体を熱酸化することにより後酸化膜20をまず
薄く形成する。このとき、フローティングゲート13の
端部も酸化され、薄く形成された後酸化膜20による一
部酸化膜2OAと20Bは均等な厚みをもって形成され
る。次に、第2図(c)に示すようにイオン注入法によ
りソース及びドレイン領域18.19を形成した後、上
記積層構造のソース領域18側のほぼ半分を耐酸化性膜
21で覆う。その後、第2図(d)に示すように全体を
熱酸化することにより、フローティングゲート13のド
レイン領域19側の端部が再度酸化され、一部酸化膜2
OAに比べて20Bはさらに厚く形成される。その後、
耐酸化性膜21を剥離する。
方法を第2図の断面図を用いて簡単に説明する。まず、
第2図(a)に示すように、基板11上にシリコン酸化
膜12、フローティングケート13、シリコン酸化膜1
4、シリコン窒化膜15、シリコン酸化膜16及びコン
トロールゲート17からなる積層構造を、熱酸化法、化
学的気相成長法と選択エツチング技術との組合わせを用
いた周知の方法で形成する。次に、第2図(b)に示す
ように全体を熱酸化することにより後酸化膜20をまず
薄く形成する。このとき、フローティングゲート13の
端部も酸化され、薄く形成された後酸化膜20による一
部酸化膜2OAと20Bは均等な厚みをもって形成され
る。次に、第2図(c)に示すようにイオン注入法によ
りソース及びドレイン領域18.19を形成した後、上
記積層構造のソース領域18側のほぼ半分を耐酸化性膜
21で覆う。その後、第2図(d)に示すように全体を
熱酸化することにより、フローティングゲート13のド
レイン領域19側の端部が再度酸化され、一部酸化膜2
OAに比べて20Bはさらに厚く形成される。その後、
耐酸化性膜21を剥離する。
なお、この実施例ではフローティングゲート12とコン
トロールゲートI3との間の絶縁膜として、シリコン酸
化膜、シリコン窒化膜及びシリコン酸化膜からなる3層
構造膜を用いる場合について説明したが、これに限定さ
れるものではなく、シリコン窒化膜とシリコン酸化膜か
らなる複合膜であれば、データの消去の際にフローティ
ングゲートからコントロールゲートへは電子が放出され
にくく、この発明を適用することによって問題を解決で
きる。また、後酸化膜を形成する方法も上記方法以外に
種々の方法があることは言うまでもない。
トロールゲートI3との間の絶縁膜として、シリコン酸
化膜、シリコン窒化膜及びシリコン酸化膜からなる3層
構造膜を用いる場合について説明したが、これに限定さ
れるものではなく、シリコン窒化膜とシリコン酸化膜か
らなる複合膜であれば、データの消去の際にフローティ
ングゲートからコントロールゲートへは電子が放出され
にくく、この発明を適用することによって問題を解決で
きる。また、後酸化膜を形成する方法も上記方法以外に
種々の方法があることは言うまでもない。
[発明の効果コ
以上説明したようにこの発明によれば、消去特性を劣化
させることなく、ゲート絶縁膜の薄膜化に伴うドレイン
近傍で発生する正孔による信頼性紙下を防止する紫外線
消去型半導体記憶装置が提供できる。
させることなく、ゲート絶縁膜の薄膜化に伴うドレイン
近傍で発生する正孔による信頼性紙下を防止する紫外線
消去型半導体記憶装置が提供できる。
第1図はこの発明に係る紫外線消去型半導体記憶装置の
一部の構造を示す断面図、第2図は第1図の装置の製造
工程を順次示す断面図、第3図は従来の紫外線消去型半
導体記憶装置のメモリセル構造を示す断面図である。 11・・・P型シリコン半導体基板、12.14.18
・・・シリコン酸化膜、13・・・フローティングゲー
ト、15・・・シリコン窒化膜、17・・・コントロー
ルゲート、18・・・ソース領域、19・・・ドレイン
領域、20・・・後酸化膜。 出願人代理人 弁理士 鈴江武彦
一部の構造を示す断面図、第2図は第1図の装置の製造
工程を順次示す断面図、第3図は従来の紫外線消去型半
導体記憶装置のメモリセル構造を示す断面図である。 11・・・P型シリコン半導体基板、12.14.18
・・・シリコン酸化膜、13・・・フローティングゲー
ト、15・・・シリコン窒化膜、17・・・コントロー
ルゲート、18・・・ソース領域、19・・・ドレイン
領域、20・・・後酸化膜。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- (1)半導体基板上に第1の絶縁膜を介して設けられた
フローティングゲートと、 上記フローティングゲート上に第2の絶縁膜を介して設
けられたコントロールゲートと、 上記フローティングゲートの両側に位置する上記基板内
に形成されたソース領域及びドレイン領域とを具備した
紫外線消去型不揮発性半導体記憶装置において、 上記第1の絶縁膜は、上記ドレイン領域側の端部におけ
る膜厚が上記ソース領域側の端部における膜厚よりも厚
く設定されてなることを特徴とする紫外線消去型不揮発
性半導体記憶装置。 - (2)前記第2の絶縁膜が、シリコン酸化膜とシリコン
窒化膜の複合膜で構成されている請求項1記載の紫外線
消去型不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63167608A JPH088311B2 (ja) | 1988-07-05 | 1988-07-05 | 紫外線消去型不揮発性半導体記憶装置 |
US07/374,788 US5051794A (en) | 1988-07-05 | 1989-07-03 | Non-volatile semiconductor memory device and method for manufacturing the same |
KR1019890009524A KR930000158B1 (ko) | 1988-07-05 | 1989-07-05 | 자외선소거형 불휘발성 반도체기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63167608A JPH088311B2 (ja) | 1988-07-05 | 1988-07-05 | 紫外線消去型不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0216774A true JPH0216774A (ja) | 1990-01-19 |
JPH088311B2 JPH088311B2 (ja) | 1996-01-29 |
Family
ID=15852933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63167608A Expired - Lifetime JPH088311B2 (ja) | 1988-07-05 | 1988-07-05 | 紫外線消去型不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5051794A (ja) |
JP (1) | JPH088311B2 (ja) |
KR (1) | KR930000158B1 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920006736B1 (ko) * | 1989-11-08 | 1992-08-17 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
JP2679389B2 (ja) * | 1990-10-12 | 1997-11-19 | 日本電気株式会社 | 不揮発性半導体記憶セルのデータ消去方法 |
US5289030A (en) | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
US5468987A (en) * | 1991-03-06 | 1995-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
US5314834A (en) * | 1991-08-26 | 1994-05-24 | Motorola, Inc. | Field effect transistor having a gate dielectric with variable thickness |
TW223178B (en) * | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
US5342801A (en) * | 1993-03-08 | 1994-08-30 | National Semiconductor Corporation | Controllable isotropic plasma etching technique for the suppression of stringers in memory cells |
US5444279A (en) * | 1993-08-11 | 1995-08-22 | Micron Semiconductor, Inc. | Floating gate memory device having discontinuous gate oxide thickness over the channel region |
JP2663887B2 (ja) * | 1994-11-29 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
KR19990003490A (ko) * | 1997-06-25 | 1999-01-15 | 김영환 | 반도체 소자의 산화막 형성방법 |
US6063713A (en) | 1997-11-10 | 2000-05-16 | Micron Technology, Inc. | Methods for forming silicon nitride layers on silicon-comprising substrates |
JPH11154711A (ja) | 1997-11-20 | 1999-06-08 | Toshiba Corp | 半導体装置の製造方法 |
US6686298B1 (en) | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
US6833329B1 (en) | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
US6660657B1 (en) * | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
US6562684B1 (en) | 2000-08-30 | 2003-05-13 | Micron Technology, Inc. | Methods of forming dielectric materials |
US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
US6723599B2 (en) | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
JP4567396B2 (ja) * | 2004-08-10 | 2010-10-20 | セイコーインスツル株式会社 | 半導体集積回路装置 |
JP2006253311A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS62131582A (ja) * | 1985-11-26 | 1987-06-13 | モトロ−ラ・インコ−ポレ−テツド | 丸いエツジを有する分離した中間層キヤパシタ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62160770A (ja) * | 1986-01-09 | 1987-07-16 | Toshiba Corp | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
US4878101A (en) * | 1986-12-29 | 1989-10-31 | Ning Hsieh | Single transistor cell for electrically-erasable programmable read-only memory and array thereof |
-
1988
- 1988-07-05 JP JP63167608A patent/JPH088311B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-03 US US07/374,788 patent/US5051794A/en not_active Expired - Lifetime
- 1989-07-05 KR KR1019890009524A patent/KR930000158B1/ko not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS50142173A (ja) * | 1974-05-02 | 1975-11-15 | ||
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Also Published As
Publication number | Publication date |
---|---|
KR900002319A (ko) | 1990-02-28 |
JPH088311B2 (ja) | 1996-01-29 |
KR930000158B1 (ko) | 1993-01-09 |
US5051794A (en) | 1991-09-24 |
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