JPH0216774A - 紫外線消去型不揮発性半導体記憶装置 - Google Patents

紫外線消去型不揮発性半導体記憶装置

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JPH0216774A JP63167608A JP16760888A JPH0216774A JP H0216774 A JPH0216774 A JP H0216774A JP 63167608 A JP63167608 A JP 63167608A JP 16760888 A JP16760888 A JP 16760888A JP H0216774 A JPH0216774 A JP H0216774A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はフローティングゲート及びコントロールゲー
トからなる２層ゲート構造を有する紫外線消去型不揮発
性半導体記憶装置に関する。
（従来の技術） フローティングゲート及びコントロールゲートからなる
２層ゲート構造のＭＯＳトランジスタをメモリセルとし
て備えた紫外線消去型不揮発性メモリ（以下、ＥＦＲＯ
Ｍと称する）では、メモリセルのフローティングゲート
に選択的に電荷、例えば電子を注入することによってデ
ータのプログラムが行なわれ、紫外線の照射によってデ
ータの消去が行なわれる。
このような２層ゲート構造のＭＯＳ）ランジスタからな
るメモリセルにおけるデータの書込みは、コントロール
ゲートとドレイン領域とに高電圧を加え、ソース領域と
ドレイン領域との間のチャネル領域のドレイン領域近傍
で電子、正孔対を発生させ、このうちの電子をフローテ
ィングゲートに注入することにより行なわれる。データ
の読出しはコントロールゲートとドレイン領域とに読出
し電圧を加えることによって行なわれる。このデータの
読出し時では、予めフローティングゲートに電子が注入
されているメモリセルの場合には閾値電圧が上昇してお
り、コントロールゲートに読出し電圧を加えてもそのメ
モリセルはオンしない。
他方、フローティングゲートに電子が注入されていない
メモリセルの場合には閾値電圧が元の低い状態になって
おり、コントロールゲートに読出し電圧を加えるとその
メモリセルはオンする。従って、データ読出し時にはメ
モリセルに電流が流れるか否かで記憶データが判定され
る。さらにデータの消去は紫外線を照射することにより
行なわれる。紫外線が照射されることにより、フローテ
ィングゲートに蓄えられていた電子がエネルギーを得て
、基板やコントロールゲートに放出されることにより行
なわれる。
このようなＥＰＲＯＭのメモリセルを微細化して高密度
化する際に、フローティングゲートと基板との間に存在
するゲート絶縁膜は素子寸法のスケーリング・ダウンに
伴って薄膜化する必要が生じている。しかし、通常のＭ
ＯＳ）ランジスタにおいてゲート絶縁膜を薄膜化すると
、例えば、１９８７年のＩ　Ｄ　Ｅ　Ｍ　（Ｉｎｔｅｒ
ｎａｔｌｏｎａｌ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ　Ｍ
ｃｅｔｌｎｇ）のＴｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔの
第７１４頁にＣ，Ｃｈａｎ等によって、同第７１８頁に
Ｔ、　Ｃｈａｎ等によってそれぞれ報告されているよう
に、ドレイン領域のエツジでリーク電流が増大すること
が知られている。特にＥＰＲＯＭのメモリセルでは、フ
ローティングゲートに電子が注入されている場合にその
ポテンシャルが負になることから、上記のようなリーク
電流の増大は顕著となる。ざらにＥＰＲＯＭのメモリセ
ルでは、このリーク電流により発生した正孔がフローテ
ィングゲートに注入され、これにより予めフローティン
グゲートに蓄えられていた電子が中和されてデータが誤
消去されたり、あるいは絶縁膜中に侵入した正孔が電界
を変化させることによりフローティングゲートから電子
が放出され易くなり、データが消去され易くなる等の問
題が発生する。
このような問題を解決するため、従来では第３図の断面
図で示すようなＥＦＲＯＭのメモリセルが考えられてい
る。図において、１１はｐ型のシリコン半導体基板、１
２はシリコン酸化膜、１３はこのシリコン酸化膜１２上
に形成され例えば多結晶シリコンからなるフローティン
グゲート、１４はシリコン酸化膜、１５はこのシリコン
酸化膜１４上に設けられたシリコン窒化膜、１６はこの
シリコン窒化膜１５上に設けられたシリコン酸化膜、１
７はこのシリコン酸化膜１６上に形成され例えば多結晶
シリコンからなるコントロールゲート、１８及び１９は
上記フローティングゲート１３の両側に位置する基板ｌ
ｌ内に形成されたｎ＋型拡散領域からなるソース、ドレ
イン領域である。また、２０は上記コントロールゲート
１７の形成後に全体を酸化することによって形成される
後酸化膜であり、この後酸化膜２０の上記フローティン
グゲート１３の一方端部と上記ソース領域１８との間に
存在する一部酸化膜２ＯＡと上記フローティングゲート
１３の他方端部と上記ドレイン領域１９との間に存在す
る一部酸化膜２０Ｂは、上記シリコン酸化膜１２と共に
フローティンク’ｆ−トＬ３のゲート絶縁膜を構成して
いる。
すなわち、このメモリセルではフローティングゲー）１
３のゲート絶縁膜の端部に後酸化膜２０の一部酸化膜２
０Ａ及び２０Ｂを使用することにより、ドレイン領域の
エツジで発生するリーク電流を低減化するようにしたも
のである。しかも、このメモリセルではフローティング
ゲート１３とコントロールゲート１７との間のゲート絶
縁膜として、シリコン酸化膜１４．シリコン窒化膜１５
及びシリコン酸化膜１６からなるいわゆるＯＮＯ膜を用
いることにより、絶縁耐圧を低下させずにゲート絶縁膜
全体の膜厚を薄くするようにしている。
ところで、紫外線の照射によってデータの消去を行なう
際にフローティングゲート１３に蓄えられた電子が放出
される経路は、フローティングゲート１３からコントロ
ールゲート１７に至る経路と、フローティングゲート１
３から基板１１に至る経路との二通りがあることは前記
した通りである。しかし、この第３図のメモリセルのよ
うにフローティングゲート１３とコントロールゲート１
７との間のゲート絶縁膜としてシリコン窒化膜を含む複
合膜、例えばＯＮＯの３層膜等を用いると、フローティ
ングゲート１３からコントロールゲート１７に電子が放
出されに（くなる。従って、このメモリセルではフロー
ティングゲート１３から基板１１に至る経路により電子
を放出させなければらない。しかし、紫外線が照射され
、励起された電子は実際には、フローティングゲート１
３の両端部に存在している膜厚の厚い一部酸化膜２０Ｂ
、　２ＯＡを通過してソース領域１８及びドレイン領域
１９に放出される。従って、第３図の従来のメモリセル
ではデータ消去時にこの厚い一部酸化膜２０Ａ、　２０
Ｂを電子が通過することによって行なわれるので、紫外
線照射によるデータの消去スピードが低下するという欠
点がある。
（発明が解決しようとする課題） このように従来では素子の微細化のためにゲート絶縁膜
の薄膜化を図り、それに伴ってフローティングゲートの
両端部でリーク電流の発生を防止するためにソース、ド
レイン領域と接する両端部でゲート絶縁膜の一部を厚く
するようにしている。ところが、データの消去時には電
子がこの膜厚が厚くされたゲート絶縁膜の部分を主に通
過するため、データの消去スピードが低下するという欠
点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ゲート絶縁膜の薄膜化に伴ってドレ
イン近傍で発生する正孔による信頼性の低下を防止する
ことができ、しがちデータの消去スピードの低下を最少
限に抑えることができる紫外線消去型不揮発性半導体記
憶装置を提供することにある。
［発明の構成〕 （課題を解決するための手段） この発明の紫外線消去型不揮発性半導体記憶装置は、半
導体基板とフローティングゲートとの間に存在している
第１の絶縁膜において、ドレイン領域側の端部における
膜厚とソース領域側の端部における膜厚とを異ならせる
ようにし、しかもドレイン領域側の端部における膜厚が
ソース領域側の端部における膜厚よりも厚くなるように
設定している。
（作用） 半導体基板とフローティングゲートとの間に存在してい
る第１の絶縁膜において、ドレイン領域側の端部におけ
る膜厚をソース領域側の端部における膜厚よりも厚（す
ることによって、ゲート絶縁膜の薄膜化ば伴いドレイン
近傍で発生する正孔がフローティングゲートに注入され
にくくなる。
他方、第１の絶縁膜のドレイン領域側の端部における膜
厚は比較的薄くことにより、データ消去時にはソース領
域に電子が放出され易くなる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明に係る紫外線消去型不揮発性半導体記
憶装置（ＥＰＲＯＭ）で使用されるメモリセルの素子構
造を示す断面図である。図において、ｌｌはｐ型のシリ
コン半導体基板、１２はシリコン酸化膜、１３はこのシ
リコン酸化膜１２上に形成され例えば多結晶シリコンか
らなるフローティングゲート、１４はシリコン酸化膜、
１５はこのシリコン酸化膜１４上に設けられたシリコン
窒化膜、１６はこのシリコン窒化膜１５上に設けられた
シリコン酸化膜、１７はこのシリコン酸化膜１６上に形
成され例えば多結晶シリコンからなるコントロールゲー
ト、１８及び１９は上記フローティングゲート１３の両
側に位置する基板１１内に形成されたｎ＋型拡散領域か
らなるソース、ドレイン領域である。また、２０は上記
コントロールゲート１７の形成後に全体を酸化すること
によって形成される後酸化膜であり、この後酸化膜２０
の上記フローティングゲート１３の一方端部と上記ソー
ス領域１Ｂとの間に存在する一部酸化膜２ＱＡと上記フ
ローティングゲート１３の他方端部と上記ドレイン領域
１９との間に存在する一部酸化膜２０Ｂは、上記シリコ
ン酸化膜１２と共にフローティングゲート１３のゲート
絶縁膜を構成しており、かつフローティングゲート１３
の一方端部とソ−ス領域１８との間に存在する一部酸化
膜２ＯＡの膜厚（図中のｔｌ）は、フローティングゲー
ト１３の他方端部とドレイン領域１９との間に存在する
一部酸化膜２０Ｂの膜厚（図中のｔ２）よりも薄くなる
ように設定されている。
すなわち、このメモリセルの場合にも第３図に示す従来
のメモリセルと同様に、フローティングゲート１３とコ
ントロールゲート１７との間のゲート絶縁膜として、シ
リコン酸化膜１４．　　シリコン窒化膜１５及びシリコ
ン酸化膜１６からなるいわゆるＯＮＯ膜を用いることに
より、絶縁耐圧を低下させずにゲート絶縁膜全体の膜厚
を薄くするようにしている。また、このメモリセルでは
フローティングゲート１３のゲート絶縁膜の端部に後酸
化膜２０の一部酸化膜２ＯＡ及び２０Ｂを使用すること
により、フローティングゲート１３の両端部におけるゲ
ート絶縁膜の膜厚をシリコン酸化膜１２よりも厚（する
ものであるが、この実施例の場合には後酸化膜２０の一
部酸化膜２ＯＡと２０Ｂの膜厚を２０Ａ側が厚くなるよ
うに異ならせるようにしたものである。
このような構成とすることにより、フローティングゲー
ト１３とドレイン領域１９との間に存在するゲート絶縁
膜はフローティングゲート１３でデータを保持するのに
充分な膜厚にすることができる。
このため、ドレイン領域１９の近傍で発生した正孔がフ
ローティングゲート１３に注入され、これによりフロー
ティングゲート１３に蓄えられていた電子が中和された
り、あるいはフローティングゲート１３に到達しなくと
もゲート絶縁膜中にトラップされ、その正孔が電界を弱
めてフローティングゲートから電子が放出され易くする
、等の問題は全て回避することができる。これによりメ
モリセルとしての信頼性低下を防止することができる。
しかも、フローティングゲート１３とソース領域１８と
の間に存在するゲート絶縁膜は、スケーリング・ダウン
によるシリコン酸化膜１２の薄膜化を補うに充分な耐圧
を待たせた上でフローティングゲート１３からソース領
域１８に対して電子を放出させるのに充分な膜厚にする
ことができる。このため、データの消去時にはフローテ
ィングゲート１３からソース領域１８に対する電子の放
出を効率的に行なうことができ、データの消去スピード
の低下を最少限に抑えることができる。
次に上記第１図のようなメモリセルを製造する場合の一
方法を第２図の断面図を用いて簡単に説明する。まず、
第２図（ａ）に示すように、基板１１上にシリコン酸化
膜１２、フローティングケート１３、シリコン酸化膜１
４、シリコン窒化膜１５、シリコン酸化膜１６及びコン
トロールゲート１７からなる積層構造を、熱酸化法、化
学的気相成長法と選択エツチング技術との組合わせを用
いた周知の方法で形成する。次に、第２図（ｂ）に示す
ように全体を熱酸化することにより後酸化膜２０をまず
薄く形成する。このとき、フローティングゲート１３の
端部も酸化され、薄く形成された後酸化膜２０による一
部酸化膜２ＯＡと２０Ｂは均等な厚みをもって形成され
る。次に、第２図（ｃ）に示すようにイオン注入法によ
りソース及びドレイン領域１８．１９を形成した後、上
記積層構造のソース領域１８側のほぼ半分を耐酸化性膜
２１で覆う。その後、第２図（ｄ）に示すように全体を
熱酸化することにより、フローティングゲート１３のド
レイン領域１９側の端部が再度酸化され、一部酸化膜２
ＯＡに比べて２０Ｂはさらに厚く形成される。その後、
耐酸化性膜２１を剥離する。
なお、この実施例ではフローティングゲート１２とコン
トロールゲートＩ３との間の絶縁膜として、シリコン酸
化膜、シリコン窒化膜及びシリコン酸化膜からなる３層
構造膜を用いる場合について説明したが、これに限定さ
れるものではなく、シリコン窒化膜とシリコン酸化膜か
らなる複合膜であれば、データの消去の際にフローティ
ングゲートからコントロールゲートへは電子が放出され
にくく、この発明を適用することによって問題を解決で
きる。また、後酸化膜を形成する方法も上記方法以外に
種々の方法があることは言うまでもない。
［発明の効果コ 以上説明したようにこの発明によれば、消去特性を劣化
させることなく、ゲート絶縁膜の薄膜化に伴うドレイン
近傍で発生する正孔による信頼性紙下を防止する紫外線
消去型半導体記憶装置が提供できる。
【図面の簡単な説明】
第１図はこの発明に係る紫外線消去型半導体記憶装置の
一部の構造を示す断面図、第２図は第１図の装置の製造
工程を順次示す断面図、第３図は従来の紫外線消去型半
導体記憶装置のメモリセル構造を示す断面図である。 １１・・・Ｐ型シリコン半導体基板、１２．１４．１８
・・・シリコン酸化膜、１３・・・フローティングゲー
ト、１５・・・シリコン窒化膜、１７・・・コントロー
ルゲート、１８・・・ソース領域、１９・・・ドレイン
領域、２０・・・後酸化膜。 出願人代理人　弁理士　鈴江武彦

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板上に第１の絶縁膜を介して設けられた
    フローティングゲートと、 上記フローティングゲート上に第２の絶縁膜を介して設
    けられたコントロールゲートと、 上記フローティングゲートの両側に位置する上記基板内
    に形成されたソース領域及びドレイン領域とを具備した
    紫外線消去型不揮発性半導体記憶装置において、 上記第１の絶縁膜は、上記ドレイン領域側の端部におけ
    る膜厚が上記ソース領域側の端部における膜厚よりも厚
    く設定されてなることを特徴とする紫外線消去型不揮発
    性半導体記憶装置。
  2. （２）前記第２の絶縁膜が、シリコン酸化膜とシリコン
    窒化膜の複合膜で構成されている請求項１記載の紫外線
    消去型不揮発性半導体記憶装置。
JP63167608A 1988-07-05 1988-07-05 紫外線消去型不揮発性半導体記憶装置 Expired - Lifetime JPH088311B2 (ja)

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