JPH0231467A - 不揮発性半導体記億装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は不揮発性半導体記憶装置の製造方法に関し、特
に半導体基板のチャネル領域の上部に第１ゲート酸化膜
、浮遊ゲート電極、第２ゲート酸化膜及び制御ゲート電
極を順次形成してなる不揮発性半導体記憶装置の製造方
法に関する。

［従来の技術］ 従来より書き替え可能な不揮発性半導体記憶装置の１つ
として浮遊ゲート型の不揮発性メモリが知られている９
周知の如く、この不揮発性メモリは、ゲート電極が、通
常のゲート電極と同様の機能を持つ制御ゲート電極と、
この制御ゲート電極と半導体基板との間にゲート酸化膜
を介して介挿された浮遊ゲート電極とからなる２重構造
となっている［第２図（ｂ）参照］。

ところで、上記の不揮発性メモリにおいて、浮遊ゲート
電極は多結晶シリコンにより形成されるが、従来はこの
浮遊ゲートの電気伝導性を向上させるのに上記多結晶シ
リコンに熱拡散により高濃度の不純物を添加していた。

そして、上記熱拡散時に多結晶シリコンの表面に形成さ
れたガラス層を除去した後、熱酸化を行ない、その際に
高濃度不純物による増速酸化を利用して、浮遊ゲート電
極と制御ゲート電極との間の第２ゲート酸化膜を形成す
るようにしていた。

［発明が解決しようとする課題］ 浮遊ゲート電極と制御ゲート電極との間の第２ゲート酸
化膜を上記のように形成すると、高濃度不純物による増
速酸化作用により酸化膜の厚みを厚くすることができる
。このことは浮遊ゲート電極と制御ゲート電極との間の
耐圧の向上につながる。

しかしながら、一方において不揮発性メモリの動作電圧
の低減に伴い、第２ゲート酸化膜の膜厚を薄くすること
も行なわれている。この場合、第２ゲート酸化膜の膜厚
を薄くすると、浮遊ゲート電極に添加された高濃度不純
物の影響により、浮遊ゲート電極と制御ゲート電極との
間の第２ゲート酸化膜に流れるリーク電流が増大すると
いう問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
第２ゲート酸化膜のリーク電流を増大させることなしに
その膜厚を薄くすることが可能な不揮発性半導体記憶装
置の製造方法を提供することを目的とする。

［課題を解決するための手段］ 本発明は、半導体基板のチャネル領域の上部に第１ゲー
ト酸化膜、浮遊ゲート電極、第２ゲート酸化膜及び制御
ゲート電極を順次形成してなる不揮発性半導体記憶装置
の製造方法において、第１図に示すように、浮遊ゲート
電極を多結晶シリコンで形成する工程（Ｓｌ）と、この
工程で形成された前記浮遊ゲート電極を熱酸化する工程
（Ｓ２）と、この工程で熱酸化された前記浮遊ゲート電
極を熱処理して多結晶シリコンの粒界を成長させる工程
（Ｓ３）と、前記熱酸化によって生成された酸化膜を除
去する工程（Ｓ４）と、この工程で酸化膜が除去された
前記浮遊ゲート電極上を熱酸化して前記第２ゲート酸化
膜を形成する工程（Ｓ５）とを具備している。

［作用コ 本発明によれば、浮遊ゲート電極を形成する多結晶シリ
コンに高濃度不純物を添加せず、その代わりに熱酸化後
の多結晶シリコンの熱処理による粒界の成長によって電
気伝導性を向上させるようにしている。高濃度不純物を
含まないために浮遊ゲート電極と制御ゲート電極との間
のリーク電流の増加を防止でき、しかも不純物の増−速
酸化を抑制できるので第２ゲート酸化膜の膜厚を薄くす
ることができる。

また、この発明では、浮遊ゲート電極の熱酸化により一
旦形成された酸化膜は、多結晶シリコンの熱処理による
粒界の成長によって劣化するが、この酸化膜を除去し、
再度浮遊ゲート電極上に酸化膜（第２ゲート酸化膜）を
形成しているので、最終的に形成される第２ゲート酸化
膜の劣化はない。

［実施例］ 次に本発明の実施例について添付の図面を参照して説明
する。

第２図（ａ）、（ｂ）、（ｃ）は本発明の実施例に係る
製造方法にて製造された不揮発性半導体記憶装置のチッ
プの平面図と断面図である。以下、第２図に基づき、本
実施例の製造プロセスについて説明する。

先ず、Ｐ型シリコン半導体基板１の上に５ｉ０２膜（図
示せず）とＳｉ３Ｎ４膜（図示せず）の２層を選択的に
形成し、露出した基板表面を熱酸化して５ｉ０２からな
るフィールド酸化膜２を形成する０次に、フィールド酸
化膜２の形成に用いた上記Ｓｉ３Ｎ４膜と５ｉ０２膜と
を除去した後、例えば９００℃で湿式酸化を行ない、厚
さが４０ｎｍの５ｉ０２膜（図示せず）を形成する０次
いで、消去ゲート電極３を形成するため、全面に第１多
結晶シリコン膜を化学気相成長により３００ｎｍの厚さ
で堆積させる。この第１多結晶シリコン膜に熱拡散によ
りヒ素を高濃度で添加し、伝導性を向上させる。次に、
上記第１多結晶シリコン膜を選択的にパターニングする
ことによって消去ゲート電極３を形成する。

次に、前述したＳｉＯ□膜をエツチング液を用いて除去
した後、酸素と不活性ガスとの混合雰囲気中で１１５０
℃の希釈酸化を行ない、厚さが４０ｎｎ＋の第１ゲート
酸化ＷＡ４を形成する。

次に、しきい値電圧制御のため、ボロンイオンをエネル
ギー４０Ｋ　ｅ　Ｖ及びドーズ量６Ｘ　１０”Ｃ１１″
″２でチャネル領域５に打ち込む、その後、第１ゲート
酸化膜４の形成時に消去ゲート電極３上に形成された酸
化膜を選択的に除去し、９００℃の乾式酸化により消去
ゲート電極３上に厚さが１０ｎｍのトンネル酸化膜６を
形成する。

その後、第２ゲート酸化膜８を形成するため、全面に第
２多結晶シリコン膜を化学気相成長により２５０ｎｍの
厚さで堆積させる。なお、従来は、ここで第２多結晶シ
リコン膜に熱拡散によりリンを添加し、伝導性を向上さ
せていたが、本実施例ではリンの熱拡散は行なわず、第
２多結晶シリコン膜を選択的にパターニングすることに
より浮遊ゲート電極７を形成した後、１０００℃で乾式
酸化する。

そして、ひき続き酸素と不活性ガスとの混合雰囲気中で
１０００℃の熱処理を行なうことにより、浮遊ゲート電
極７を構成する第２多結晶シリコンの粒界を成長させる
。

次に、上記熱酸化により形成された酸化膜をエツチング
液により除去した後、９００℃で湿式酸化を行ない、浮
遊ゲート電極７上に厚さが３５ｎｍの第２ゲート酸化膜
８を形成する。その後、全面に第３多結晶シリコン膜を
化学気相成長により４００ｎｍの厚さで堆積させ、リン
を熱拡散により飽和濃度まで添加して伝導性を向上させ
る。そして、第３多結晶シリコン膜を選択的にバターニ
ングすることによって制御ゲート電極９を形成する。

次に、制御ゲート電極９をマスクとしてヒ素イオンをエ
ネルギー７０Ｋ　ｅ　Ｖ及びドーズ量１×１０１６Ｃ１
１−２の条件で打ち込んだ後、酸素と不活性ガスとの混
合雰囲気中で１０００℃及び２０分の熱処理を行ない、
ｎ＋型のソース領域１０及びドレイン領域１１を形成す
る。更に、リンガラスからなる眉間絶縁膜１２を堆積さ
せ、コンタクト孔１３を開孔した後、制御ゲート電極配
線（図示せず）、消去ゲート電橋配線（図示せず）、ソ
ース電極配線（図示せず）及びドレイン電極配線１４を
形成する。これにより、第２図に示した不揮発性メモリ
を製造することができる。

この製造プロセスによれば、浮遊ゲート電極７に高濃度
不純物が添加されていないので、第２ゲート酸化膜８を
介した浮遊、ゲート電極７と制御ゲート電極９との間の
リーク電流の発生を防止できる。また、不純物による増
速酸化が抑制され、しかも多結晶シリコンの粒界成長後
に第２のゲート酸化膜を形成しているので、酸化膜の膜
厚を所望の薄さに設定できる。

第３図は本発明の他の実施例に係る製造方法で得られる
不揮発性メモリの断面図である。前述の実施例と同一部
分には同一符号を付す。前述した実施例と同様にフィー
ルド酸化膜２を形成した後、しきい値電圧制御のための
ボロンイオンをエネルギー５０Ｋ　ｅ　Ｖ及びドーズ量
６Ｘ　１０１１ａｓ　−２でチャネル領域５に打ち込み
、９００℃で湿式酸化を行ない、厚さが４０ｎｍの第１
ゲート酸化膜４を形成し、全面に第１多結晶シリコン膜
を化学気相成長により２５０ｎｍの厚さで堆積させる。

そして、不純物の添加を行なわずに第１多結晶シリコン
膜を選択的にバターニングし、浮遊ゲート電極７を形成
する。

次に、１１５０℃の乾式酸化を行ない、ひき続き酸素と
不活性ガス雰囲気中で１１５０°Ｃの熱処理を行ない、
この熱酸化により形成された酸化膜をエツチング液によ
り除去した後、９００℃で湿式酸化を行ない、厚さが４
０ｎｏ＋の５ｉ０２膜を形成する。浮遊ゲート電極９上
に形成された厚さが４０ｎｍの５ｉ０２膜の一部を選択
的に除去した後、９００”Ｃの乾式酸化により浮遊ゲー
ト電極７上に厚さが９ｎｍのトンネル酸化膜６を形成す
る。

その後、全面に第２多結晶シリコン膜を化学気相成長に
より３００ｎｍの厚さで堆積させ、熱拡散によりリンを
添加した後、５ｉ０２膜を化学気相成長により３００ｎ
ｏ＋の厚さで堆積させる。

次に、３００ｎｍのＳｉＯ２膜を選択的にパターニング
した後、ひき続いて第２多結晶シリコンをエツチングす
ることにより化学気相成長で堆積しな３００ｎｍの５ｉ
０２膜１５と第２多結晶シリコン膜とを自己整合的に形
成し、第２多結晶シリコンからなる消去ゲート電極３を
形成する。

次に、前述の浮遊ゲート電ｆＩ７上に９００℃で形成し
た４０ｎｍの５ｉ０２膜の露出した部分をエツチング液
により除去した後、９００℃で乾式酸化を行ない、厚さ
が３５ｎｍの第２ゲート酸化膜８を形成する。その後、
全面に第３多結晶シリコン膜を化学気相成長により６０
０ｎｍの厚さで堆積させ、熱拡散によりリンを添加する
。爾後、前述の実施例と同様の工程で各層を形成する。

これにより、第３図に示す不揮発性メモリが形成される
。

この実施例では、前述した効果に加え、浮遊ゲート電極
７上にトンネル酸化膜６を形成するため、不純物による
増速酸化を抑制することができ、トンネル酸化膜を薄く
できる利点がある。

［発明の効果］ 以上説明したように本発明は、浮遊ゲート電極を形成す
る多結晶シリコンに高濃度不純物を添加しないので、浮
遊ゲート電極と制御ゲート電極との間のリーク電流を抑
制でき、第２ゲート酸化膜を十分に薄くすることができ
る。また、不純物による増速酸化が起こらないため、薄
い酸化膜を容易に形成できる。更には、浮遊ゲート電極
上の酸化膜の再形成によって、酸化膜の劣化を抑制する
ことができ、これによっても浮遊ゲート電極上の絶縁膜
を薄く形成できる効果がある。

【図面の簡単な説明】

第１図は本発明に係る不揮発性メモリの製造工程の要部
を示す工程図、第２図は本発明の実施例に係る製造プロ
セスにより製造される不揮発性メモリを示す図で、同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のｘ−ｘ’線
切断矢視断面図、同図（Ｃ）は同図（ａ）のｙ−ｙ’線
切断矢視断面図、第３図は本発明の他の実施例に係る製
造プロセスにより製造される不揮発性メモリの断面図で
ある。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板のチャネル領域の上部に第１ゲート酸
   化膜、浮遊ゲート電極、第２ゲート酸化膜及び制御ゲー
   ト電極を順次形成してなる不揮発性半導体記憶装置の製
   造方法において、前記浮遊ゲート電極を多結晶シリコン
   で形成する工程と、この工程で形成された前記浮遊ゲー
   ト電極を熱酸化する工程と、この工程で熱酸化された前
   記浮遊ゲート電極を熱処理して多結晶シリコンの粒界を
   成長させる工程と、前記熱酸化によって生成された酸化
   膜を除去する工程と、この工程で酸化膜が除去された前
   記浮遊ゲート電極上を熱酸化して前記第２ゲート酸化膜
   を形成する工程とを具備したことを特徴とする不揮発性
   半導体記憶装置の製造方法。