JPS59119871A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPS59119871A JPS59119871A JP57228420A JP22842082A JPS59119871A JP S59119871 A JPS59119871 A JP S59119871A JP 57228420 A JP57228420 A JP 57228420A JP 22842082 A JP22842082 A JP 22842082A JP S59119871 A JPS59119871 A JP S59119871A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ＋ 発明の技術分野
”本発明は不揮発性半導体記憶装置、特にトンネル注入
型のフローティングゲートを備えた不揮発性メモリ素子
をよシ簡単な工程で１（１造するための方法に関する。
型のフローティングゲートを備えた不揮発性メモリ素子
をよシ簡単な工程で１（１造するための方法に関する。
（ｂ） 従来技術上問題点
散気的消去可能なＰＲＯＭ （ＥＥＰＲＯＭ）Ｏ有カフ
ｘ 梠成の１つとして、トンネル注入型のフローティン
グゲートを有する構造の１１ｉ’ＬＯＴＯＸと称される
ものが知られている。これＵ第１図示すようなメモリセ
ル構造を有するものである。同図にて１はシリコン基板
、２はフィールド酸化膜、３゜４はソース及びドレイン
領域、５σゲートげ化膜、６はトンネル酸化膜、７はポ
リシリコンから成るフローティングゲート電極、８は同
じくコントロールゲート電極である。この型の不揮発性
メモリでは、ドレイン領域上に形成した極薄のトンネル
酸化膜でトンネル寛流を生せしめ、フローティングゲー
ト７への電子の注入、放出、即ち宵込み及東 び消去４１作をＩ現している。
ｘ 梠成の１つとして、トンネル注入型のフローティン
グゲートを有する構造の１１ｉ’ＬＯＴＯＸと称される
ものが知られている。これＵ第１図示すようなメモリセ
ル構造を有するものである。同図にて１はシリコン基板
、２はフィールド酸化膜、３゜４はソース及びドレイン
領域、５σゲートげ化膜、６はトンネル酸化膜、７はポ
リシリコンから成るフローティングゲート電極、８は同
じくコントロールゲート電極である。この型の不揮発性
メモリでは、ドレイン領域上に形成した極薄のトンネル
酸化膜でトンネル寛流を生せしめ、フローティングゲー
ト７への電子の注入、放出、即ち宵込み及東 び消去４１作をＩ現している。
上記の不揮発性メモリを夛・２ｊ３宣する場合の問題点
−ドレイン計領域４が、辿當のシリコンゲート工程によ
るセルフアラインメントでは作成できないことである。
−ドレイン計領域４が、辿當のシリコンゲート工程によ
るセルフアラインメントでは作成できないことである。
少なくともトンネル酸化膜部分のｎ＋ドレイン領４７部
υ、フローティング・ゲート７形成前に所要のマスク工
程を経て不純物・ｎ入工程によって予め作成しておかね
ばならない。標準的なシリコンゲート工程や、通常の柴
外線消去型２重ゲート杓成ＥＰＲ，ＯＭと比べると事前
だ局部的に極薄トンネル酸化膜６を作っておくためのマ
スク工程も余分に必要である。これら余分なマスク工程
が必渋なこと（ハ集稍密度向−りに対して障害になる。
υ、フローティング・ゲート７形成前に所要のマスク工
程を経て不純物・ｎ入工程によって予め作成しておかね
ばならない。標準的なシリコンゲート工程や、通常の柴
外線消去型２重ゲート杓成ＥＰＲ，ＯＭと比べると事前
だ局部的に極薄トンネル酸化膜６を作っておくためのマ
スク工程も余分に必要である。これら余分なマスク工程
が必渋なこと（ハ集稍密度向−りに対して障害になる。
（Ｃ） 発明の目的
本発明の目的は上記従来の欠点を解消し、より少ないマ
スク工程でセルフアラインメントにトン（ｄ） 発明
の構成 本発明による不揮発性半導体記憶装置の製造方法は、シ
リコン基体上ｔｃ第１のシキ化シリコンｌ１０ノくター
ンと １’ ］の窒化シリコン膜パターンと篩部におい
て二酸化シリコン膜を介して一部重ねられ１１”２の窒
化シリコン膜パターンとを形成し、水蒸気を含む雰囲気
中での熱酸化処理により、前記第１及び菓２の窒化シリ
コン膜パターン間の境界付近のシリコン基体表面にシリ
コンオキシナイトライド膜を形成した後、前記卯２の窒
化シリコンＪｊケバターンを選択的に除去し、残置する
第１のり化シリコン膜パターンをマスクとしてシリコン
基体へ不純物を導入して、前記シリコンオキシナイトラ
イド膜直下のシリコン基体中に不純物領域を形成し、そ
の後該シリコンオキシナイトライド膜上にフローティン
グゲート電極を形成して該シリコンオキシナイトライド
Ｍはトンネル絶縁膜として機能させるようにすることを
特徴とするものである。
スク工程でセルフアラインメントにトン（ｄ） 発明
の構成 本発明による不揮発性半導体記憶装置の製造方法は、シ
リコン基体上ｔｃ第１のシキ化シリコンｌ１０ノくター
ンと １’ ］の窒化シリコン膜パターンと篩部におい
て二酸化シリコン膜を介して一部重ねられ１１”２の窒
化シリコン膜パターンとを形成し、水蒸気を含む雰囲気
中での熱酸化処理により、前記第１及び菓２の窒化シリ
コン膜パターン間の境界付近のシリコン基体表面にシリ
コンオキシナイトライド膜を形成した後、前記卯２の窒
化シリコンＪｊケバターンを選択的に除去し、残置する
第１のり化シリコン膜パターンをマスクとしてシリコン
基体へ不純物を導入して、前記シリコンオキシナイトラ
イド膜直下のシリコン基体中に不純物領域を形成し、そ
の後該シリコンオキシナイトライド膜上にフローティン
グゲート電極を形成して該シリコンオキシナイトライド
Ｍはトンネル絶縁膜として機能させるようにすることを
特徴とするものである。
上記の如く、２つの窒化シリコン脱ぷターンを二酸化シ
リコン膜を挾んで一部重ね合わせて、水蒸気酸化処胛し
たときに、両空化膜パターンの境Ｗ付近に細幅のシリコ
ンオキシナイトライド膜が生成される現象Ｕ先に本発明
者が見出し、４−＋１ＴｉＢ Ｉｆ（４５６−１４９９
５６号において詳述しである。このシリコンオキシナイ
トライドの生成桜セｆけ、水茨勿酸化中に窒化シリコン
膜間の二酸化シリコン膜中に水（Ｈ，Ｏ）が拡散し、を
化シリコン（Ｓｉ３Ｎ４）と反応して二酸化シリコン（
ＳｉＯ２）及びアンモニア（ＮＨｓ）を生成し、このア
ンモニア（ＮＨｓ）がシリコン基板表面にまで拡散して
基板シリコンの窒化物を生成することによるものと考え
られる。かくして形成されるシリコンオキシナイトライ
ド膜は、ＩＩＦｌ ｔｔｍ程度或いはそれ以下のパター
ンに再現性良く形成でき、その幅は２つの窒化シリコン
膜同士の重なり幅と介在する二酸化シリコン膜厚、更に
は酸化温度及び時間を調節することによシ０〜５μｍ程
の範囲内で自由に調節し得ることが確認されている。ま
たその厚みはトンネル絶縁膜に利用できる程度の極薄（
〜１００Ｘ）とすることができる。
リコン膜を挾んで一部重ね合わせて、水蒸気酸化処胛し
たときに、両空化膜パターンの境Ｗ付近に細幅のシリコ
ンオキシナイトライド膜が生成される現象Ｕ先に本発明
者が見出し、４−＋１ＴｉＢ Ｉｆ（４５６−１４９９
５６号において詳述しである。このシリコンオキシナイ
トライドの生成桜セｆけ、水茨勿酸化中に窒化シリコン
膜間の二酸化シリコン膜中に水（Ｈ，Ｏ）が拡散し、を
化シリコン（Ｓｉ３Ｎ４）と反応して二酸化シリコン（
ＳｉＯ２）及びアンモニア（ＮＨｓ）を生成し、このア
ンモニア（ＮＨｓ）がシリコン基板表面にまで拡散して
基板シリコンの窒化物を生成することによるものと考え
られる。かくして形成されるシリコンオキシナイトライ
ド膜は、ＩＩＦｌ ｔｔｍ程度或いはそれ以下のパター
ンに再現性良く形成でき、その幅は２つの窒化シリコン
膜同士の重なり幅と介在する二酸化シリコン膜厚、更に
は酸化温度及び時間を調節することによシ０〜５μｍ程
の範囲内で自由に調節し得ることが確認されている。ま
たその厚みはトンネル絶縁膜に利用できる程度の極薄（
〜１００Ｘ）とすることができる。
本発明は、このようなオキシナイトライド股パターンの
形成を巧みに利用して、これを不揮発性メモリセルのト
ンネル？緑月りとして利用すると共う に、セルファｔインメント式ｒトンネル絶縁膜下の部分
へドレイン用不純物領域を形成できる製法を実現するも
のである。
形成を巧みに利用して、これを不揮発性メモリセルのト
ンネル？緑月りとして利用すると共う に、セルファｔインメント式ｒトンネル絶縁膜下の部分
へドレイン用不純物領域を形成できる製法を実現するも
のである。
（ｅ） 発明の実施例
ブ、２図（イ）〜「）は本発明ヂ流側の製造工程を説明
するための図で工程１１ｉｉに豆“１造途中における素
子形成のための半導体基板の要部断面を示しである。
するための図で工程１１ｉｉに豆“１造途中における素
子形成のための半導体基板の要部断面を示しである。
第２図にて左半分はメモリトランジスタ構成部を示し、
右半分は周辺回路等に必要なウラ常のＭＯ’Ｓトランジ
スタ構成部を示す。
右半分は周辺回路等に必要なウラ常のＭＯ’Ｓトランジ
スタ構成部を示す。
ｐ型シリコン基板１１表面にＪ９さ５００Ａ程度のバッ
トｓｉｏ□膜１２を形成し、次いで厚さ約１００ＯＡの
１層目Ｓ ”ｓ Ｎ４ Ｍ １３をＣＶＤ法などによシ
被着形成後、これを第２図（５）の如くにパターニング
する。更に厚さ５００〜１００ＯＡの中間５１０２膜１
４をＣＶＤ法或いはポリＳｉ被善後それを酸化すること
によす被着形成する。その上に２層目Ｓｉ３Ｎ４膜をネ
１１１．ｐ形成後、バターニングして２層目ｓ；３Ｎ、
膜パターン１５を形成する。１層目Ｓｉ、Ｎ、膜パター
ン１３け、通常ＭＯ８）ランジスタ形成領域でｌ”ｊ＊
！”動領域を画定するパターンとし、メモリトランジス
タ領域では２Ｐ目５１３Ｎ４枦ハターン１５．ニー合わ
せて能動領域を画定するパターンとする。メモリトラン
ジスタ形成領域での両ｓ；、Ｎ４膜パターン１３．１５
の重ね合せ幅は、将来両者の境界付近の基板表面に形成
されるシリコンオキシナイトライド（ＳｉＯＮと略記す
る）曙パターン幅に影響するが、１〜２μｍ程度でよい
。
トｓｉｏ□膜１２を形成し、次いで厚さ約１００ＯＡの
１層目Ｓ ”ｓ Ｎ４ Ｍ １３をＣＶＤ法などによシ
被着形成後、これを第２図（５）の如くにパターニング
する。更に厚さ５００〜１００ＯＡの中間５１０２膜１
４をＣＶＤ法或いはポリＳｉ被善後それを酸化すること
によす被着形成する。その上に２層目Ｓｉ３Ｎ４膜をネ
１１１．ｐ形成後、バターニングして２層目ｓ；３Ｎ、
膜パターン１５を形成する。１層目Ｓｉ、Ｎ、膜パター
ン１３け、通常ＭＯ８）ランジスタ形成領域でｌ”ｊ＊
！”動領域を画定するパターンとし、メモリトランジス
タ領域では２Ｐ目５１３Ｎ４枦ハターン１５．ニー合わ
せて能動領域を画定するパターンとする。メモリトラン
ジスタ形成領域での両ｓ；、Ｎ４膜パターン１３．１５
の重ね合せ幅は、将来両者の境界付近の基板表面に形成
されるシリコンオキシナイトライド（ＳｉＯＮと略記す
る）曙パターン幅に影響するが、１〜２μｍ程度でよい
。
こζで基板に対し水蒸気を含む雰囲気中での熱酸化処理
を施し、Ｓｉ、Ｎ、Ｍ１３，１５で覆われていない領域
に十分厚い（例えば７０００〜５ｏｏｏＸ）フィールド
５ｉ０２Ｊｌ１６を形成する。このとき既述のように、
２層のＳｉ３Ｎ４膜１３．１５の重な９部において、介
在するｓｈｏ、膜１４中を雰囲気からのＨ２Ｏが拡散し
て行く間に、５ｉ８Ｎ、と反応してＮＨ，を発生しとね
が基板１１表面に到達するととに起因すると考えられる
、５ｉＯＮ膜１７が２層のＳｉ３Ｎ４膜１３．１５境界
付近直下の基板表面に形成される。その幅は１μｍ程度
、厚みは〜１００Ａ程である。熱酸化処理により２層目
５Ｉ８Ｎ４膜１５の表面も僅かに酸化され、１００Ｘ厚
程の薄い５ｉ０２膜１８が形成される。（第２図（Ｂ）
）。
を施し、Ｓｉ、Ｎ、Ｍ１３，１５で覆われていない領域
に十分厚い（例えば７０００〜５ｏｏｏＸ）フィールド
５ｉ０２Ｊｌ１６を形成する。このとき既述のように、
２層のＳｉ３Ｎ４膜１３．１５の重な９部において、介
在するｓｈｏ、膜１４中を雰囲気からのＨ２Ｏが拡散し
て行く間に、５ｉ８Ｎ、と反応してＮＨ，を発生しとね
が基板１１表面に到達するととに起因すると考えられる
、５ｉＯＮ膜１７が２層のＳｉ３Ｎ４膜１３．１５境界
付近直下の基板表面に形成される。その幅は１μｍ程度
、厚みは〜１００Ａ程である。熱酸化処理により２層目
５Ｉ８Ｎ４膜１５の表面も僅かに酸化され、１００Ｘ厚
程の薄い５ｉ０２膜１８が形成される。（第２図（Ｂ）
）。
次いでこの極薄ＳｔＯ，膜１８を除去する程度に軽＜ｓ
ｉｏ、エツチングを行なった後、ｓ’３Ｎ４の選択エツ
チングを行なって２層目Ｓｉ３Ｎ４膜１５をを除去する
。更に中間のＳｉＯ，膜１４も除去してから、１層目ｓ
＋、ａｇ摸１３とフィールドｓｉｏ□膜１６とをマスク
としてｎ型不純物をイオン注入法によシ基板内へ導入す
ると、第２図（Ｃ）の如くｎ十型領域１９が形成される
。
ｉｏ、エツチングを行なった後、ｓ’３Ｎ４の選択エツ
チングを行なって２層目Ｓｉ３Ｎ４膜１５をを除去する
。更に中間のＳｉＯ，膜１４も除去してから、１層目ｓ
＋、ａｇ摸１３とフィールドｓｉｏ□膜１６とをマスク
としてｎ型不純物をイオン注入法によシ基板内へ導入す
ると、第２図（Ｃ）の如くｎ十型領域１９が形成される
。
次に、Ｓｉ８Ｎ４膜１３をエツチング除去し、パッドｓ
ｉｏ、膜１２を除去する程度に５１０２エツチングを行
なってから、ゲートｅ化膜形成の熱敵化を行なう。５ｔ
ｏＮ膜１７は５ｈｏ２エツチング処理でエツチングせず
に残留させることができ、且つ耐酸化性があるので、上
記処理の結果、第２図（２）のように、Ｓ ’ Ｏｈ
）ｙＪ １７はそのま址ｒＡり周囲にグー）ＳｔＯ□服
−２０が形成される。
ｉｏ、膜１２を除去する程度に５１０２エツチングを行
なってから、ゲートｅ化膜形成の熱敵化を行なう。５ｔ
ｏＮ膜１７は５ｈｏ２エツチング処理でエツチングせず
に残留させることができ、且つ耐酸化性があるので、上
記処理の結果、第２図（２）のように、Ｓ ’ Ｏｈ
）ｙＪ １７はそのま址ｒＡり周囲にグー）ＳｔＯ□服
−２０が形成される。
次に第１沿目ポリＳ１成長（及びバターニング）その表
１７ｉｌＯ熱酸化による２」ｉゲート間５ｔ０２ルモ形
九六実にその」二への２１（、＋ｉ目ポリＳｉ成長を行
なう。
１７ｉｌＯ熱酸化による２」ｉゲート間５ｔ０２ルモ形
九六実にその」二への２１（、＋ｉ目ポリＳｉ成長を行
なう。
その結牙ユは゛詑２図色）の如くであり、２１はｌル暑
目ポリ５ｉ２２Ｆｉ中出ｊＳ１０２膜、２３に２１む目
ポリＳｉであｐｌこの工程は従来と全く同様である。
目ポリ５ｉ２２Ｆｉ中出ｊＳ１０２膜、２３に２１む目
ポリＳｉであｐｌこの工程は従来と全く同様である。
次いでこれらポリＳ ’ ｔＪｔ ％体のバターニング
を行２０を順に選択エツチングを行なう。メモリトラン
ジスタでは、この段１留で２ Ａｊ＋目ポリｓｉｔ＋２
ｇは初めてバターニングされるが、１層目ポリ５ｉｈ１
２１はゲート幅方向では第２図（６）の段階でバターニ
ングされておシ、シかしゲート長方向では本工程で２Ｊ
叡目ポリＳｉ層２３と同幅にバターニングされるのが標
準的方法である。通常トランジスタでは、途中でバター
ニングマスクを追加してｌｌ曽目ポリＳｊ／１２１でゲ
ートｉＩｉ、極バクーンを構成するのが普通である。し
かしこれらの工程順は従来と同様であってよいので詳述
は省く。ゲート部形成後にこれとフィールドＳ ’０２
Ｍ １６とをマスクとして、従来同様不純物イオン注
入若しくは不純物拡散によシ基板内にセルフアラインメ
ント的にソース及びドレイン用拡散領域を形成する。第
２図「）はその結果を示し、２４，２５ｆｄソース、ド
レイン用の計領１威であ、９．１２１はフローティング
ゲート、１２３はコントロールゲートであυ、２２１は
通ｎトランジスタのゲート電極である。
を行２０を順に選択エツチングを行なう。メモリトラン
ジスタでは、この段１留で２ Ａｊ＋目ポリｓｉｔ＋２
ｇは初めてバターニングされるが、１層目ポリ５ｉｈ１
２１はゲート幅方向では第２図（６）の段階でバターニ
ングされておシ、シかしゲート長方向では本工程で２Ｊ
叡目ポリＳｉ層２３と同幅にバターニングされるのが標
準的方法である。通常トランジスタでは、途中でバター
ニングマスクを追加してｌｌ曽目ポリＳｊ／１２１でゲ
ートｉＩｉ、極バクーンを構成するのが普通である。し
かしこれらの工程順は従来と同様であってよいので詳述
は省く。ゲート部形成後にこれとフィールドＳ ’０２
Ｍ １６とをマスクとして、従来同様不純物イオン注
入若しくは不純物拡散によシ基板内にセルフアラインメ
ント的にソース及びドレイン用拡散領域を形成する。第
２図「）はその結果を示し、２４，２５ｆｄソース、ド
レイン用の計領１威であ、９．１２１はフローティング
ゲート、１２３はコントロールゲートであυ、２２１は
通ｎトランジスタのゲート電極である。
メモリトランジスタにおいてはドレイン用ｎ＋領域２５
は先に形成された。十飴域１９と連結されておシ、後者
の領域１９表面にはトンネル絶縁膜として機能する５ｉ
ＯＮ膜１７が形成され、その上にフローティングゲート
１２１が配置されている。
は先に形成された。十飴域１９と連結されておシ、後者
の領域１９表面にはトンネル絶縁膜として機能する５ｉ
ＯＮ膜１７が形成され、その上にフローティングゲート
１２１が配置されている。
以降の電極或いは保護膜形成等の工程は従来と同様なの
で省略する。
で省略する。
以上の実施例から当業者にｌ−ｊ：Ｕ３Ｊ′Ｊらがなよ
うに、選択酸化技法を採用した従来の２重ゲート構造の
ＥＰＲＯＭＭ造工拶と比べても僅か１枚のマスクを（２
層目５ｔ３ＮＪ！ｉ１５のパターン形成に）余分を作成
することができる。トンネル絶縁膜とするｓｉｏＮｇｒ
】７とその下のｎ＋型領領域１７セルフアラインメント
的に形成されるので、集積ｅ：度南向上効果を戻すもの
である。
うに、選択酸化技法を採用した従来の２重ゲート構造の
ＥＰＲＯＭＭ造工拶と比べても僅か１枚のマスクを（２
層目５ｔ３ＮＪ！ｉ１５のパターン形成に）余分を作成
することができる。トンネル絶縁膜とするｓｉｏＮｇｒ
】７とその下のｎ＋型領領域１７セルフアラインメント
的に形成されるので、集積ｅ：度南向上効果を戻すもの
である。
（ｆ） 発明の効果
本発明によれば、トンネル注入部をドレイン領域上に有
する２重グー） ＄ｉｉ造の不揮発付メモリトランジス
タを製造するに際し、より少ないマスク工程でセルフア
ラインメント的にトンネル絶縁膜とその直下のドレイン
用不純物領域を形成することができるので、製造工程の
簡略化と集０（密度向上に大きな効果が得られるもので
ある。
する２重グー） ＄ｉｉ造の不揮発付メモリトランジス
タを製造するに際し、より少ないマスク工程でセルフア
ラインメント的にトンネル絶縁膜とその直下のドレイン
用不純物領域を形成することができるので、製造工程の
簡略化と集０（密度向上に大きな効果が得られるもので
ある。
第１図は従来のトンネル注入２亜ゲート構造ＥＥＰＲＯ
Ｍの槍造断面を例示する図、第２図（４）〜Ｃ）は本発
明実施例の製造工程に沿った基板断面を示す図である。 １２、１４．１６，１８．２０．２２・・・・・・８１
０２膜１３．１５・・・・・・・・・Ｓ’３Ｎ４駆１７
・・・・・・・・・・・・・・・５ｉＯＮＢジｙ１９・
・・・・・・・・・・・・・・・・トレイン用ｎ＋領域
２１．２３・・・・・・・・・ポリＳｉ層２４．２５・
・・・・・・・・ソース、ドレイン領域１２１・・・・
・・・・・・・・・フローティングゲート１２３・・・
・・・・・・・・・・・・コントロルグート１１ ｒ
１１ （ε） １０） （ε） （Ｆ） 察２８ 胃 （−− 回 ６ □ノー ［
Ｍの槍造断面を例示する図、第２図（４）〜Ｃ）は本発
明実施例の製造工程に沿った基板断面を示す図である。 １２、１４．１６，１８．２０．２２・・・・・・８１
０２膜１３．１５・・・・・・・・・Ｓ’３Ｎ４駆１７
・・・・・・・・・・・・・・・５ｉＯＮＢジｙ１９・
・・・・・・・・・・・・・・・・トレイン用ｎ＋領域
２１．２３・・・・・・・・・ポリＳｉ層２４．２５・
・・・・・・・・ソース、ドレイン領域１２１・・・・
・・・・・・・・・フローティングゲート１２３・・・
・・・・・・・・・・・・コントロルグート１１ ｒ
１１ （ε） １０） （ε） （Ｆ） 察２８ 胃 （−− 回 ６ □ノー ［
Claims (1)
- シリコン基体上に第１の素化シリコン＋毘パターンと、
該第１の窒化シリコン膜パターンと端部にを含む非力」
気中での熱１披化処理により、前記第１及びム：３２の
窒化シリコン膜パターン間の境界伺近のシリコン基体表
面にシリコンオキシナイトライド膜を形成した後、１８
ｙ′ｉｉピ・第２の蒙化シリコン腔パターンを選択的に
除去し、残ｈ４する第１の窒化シリコン膜パターンをマ
スクとしてシリコン版体へ不純物を冶入して、前記シリ
コンオキシナイトライド肋直下のシリコン基体中に不純
物領域を形成し、その’＆ｋ 該シリコンオキシナイト
ライド版上にフローティングゲート電極を形成して該シ
リコンオキシナイトライド膜はトンネル絶縁膜として後
節させるようにすることを特徴とする不揮発性半導体記
憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228420A JPS59119871A (ja) | 1982-12-27 | 1982-12-27 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228420A JPS59119871A (ja) | 1982-12-27 | 1982-12-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119871A true JPS59119871A (ja) | 1984-07-11 |
Family
ID=16876189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228420A Pending JPS59119871A (ja) | 1982-12-27 | 1982-12-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119871A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0204498A2 (en) * | 1985-05-29 | 1986-12-10 | Advanced Micro Devices, Inc. | Improved eeprom cell and method of fabrication |
| JPS62257768A (ja) * | 1986-04-29 | 1987-11-10 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | Ｅｐｒｏｍセルの製造方法 |
| JPH07176637A (ja) * | 1984-11-21 | 1995-07-14 | Rohm Corp | メモリー装置 |
| KR100316086B1 (ko) * | 1992-06-01 | 2002-03-21 | 클라크 3세 존 엠. | 신규한프로그래밍수단을갖는고밀도'전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)'셀어레이및이를제조하는방법 |
| KR100316089B1 (ko) * | 1992-06-01 | 2002-03-21 | 클라크 3세 존 엠. | 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법 |
-
1982
- 1982-12-27 JP JP57228420A patent/JPS59119871A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176637A (ja) * | 1984-11-21 | 1995-07-14 | Rohm Corp | メモリー装置 |
| EP0204498A2 (en) * | 1985-05-29 | 1986-12-10 | Advanced Micro Devices, Inc. | Improved eeprom cell and method of fabrication |
| JPS62257768A (ja) * | 1986-04-29 | 1987-11-10 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | Ｅｐｒｏｍセルの製造方法 |
| KR100316086B1 (ko) * | 1992-06-01 | 2002-03-21 | 클라크 3세 존 엠. | 신규한프로그래밍수단을갖는고밀도'전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)'셀어레이및이를제조하는방법 |
| KR100316089B1 (ko) * | 1992-06-01 | 2002-03-21 | 클라크 3세 존 엠. | 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법 |
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