JPS58220461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58220461A JPS58220461A JP57104500A JP10450082A JPS58220461A JP S58220461 A JPS58220461 A JP S58220461A JP 57104500 A JP57104500 A JP 57104500A JP 10450082 A JP10450082 A JP 10450082A JP S58220461 A JPS58220461 A JP S58220461A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、とりわけ、相
補型絶縁ゲート電界効果半導体装置（以下、Ｃ−ＭＯＳ
と略称する）の製造方法に係る。
補型絶縁ゲート電界効果半導体装置（以下、Ｃ−ＭＯＳ
と略称する）の製造方法に係る。
従来のＳｔゲー）Ｃ−ＭＯＳ）ランジスタにおいては、
その製造工程に基因して、ゲート電極が高抵抗性になっ
て、その性能を低下させる要素が含まれていた。たとえ
ば、従来のＣ！−ＭＯＳ）ランジスタの製造方法を第１
図の工程図によってみると、先ず、第１図体）に示すよ
うに、ｎ型Ｓｔ基板１の表面部に、熱酸化法により酸化
シリコン膜２を形成し、ついで、フォトレジスト膜３を
マスク材として、アクセプタ不純物をイオンビーム４に
より注入操作し、拡散処理して、ｐ型頭域５を形成する
。次に、第１図（ｂ）のよう、に、再び、酸化シリコン
膜６上に、気相反応法によって多結晶Ｓｉ層７を形成し
、また、この多結晶Ｓｔ層７は、イオンビーム８により
所定不純物、たとえばドナー不純物を注入、拡散導入し
て低抵抗導電層に、転化される。さらに、この多結晶ｓ
ｉ層７は、第３図（ｃ）のように、フォトレジスト膜９
の所望パターンマスクを用いて、所定のゲート電極１０
．１１の形状に食刻加工される。そして、第１図（ｄ）
に示すように一方のｎ型Ｓｉ基板１の表面部に、前記Ｓ
ｉゲート電極１ｏをマスクとして、イオンビーム１２に
よシ、アクセプタ不純物をイオン注入して、不純物注入
領域１３．１４を形成する。このとき、ｐ型頭域５の最
上層部はフォトレジスト膜１５でおおって、同部域への
アクセプタ不純物注入を阻止する。次いで、第１図（ｅ
）に示すように、ｎ型Ｓｔ基板側の最上層部はフォトレ
ジスト膜１６でおおい、他方のｐ型頭域側の：、最上面
は多結晶ｓｉゲート電極１１を露出させて、これら全面
をイオンビーム１７で操作して、多結晶Ｓｉゲート電極
１１およびｐ型頭域６の所定表面部域にドナー不純物を
注入し、不純物注入領域１８．１９を形成する。
その製造工程に基因して、ゲート電極が高抵抗性になっ
て、その性能を低下させる要素が含まれていた。たとえ
ば、従来のＣ！−ＭＯＳ）ランジスタの製造方法を第１
図の工程図によってみると、先ず、第１図体）に示すよ
うに、ｎ型Ｓｔ基板１の表面部に、熱酸化法により酸化
シリコン膜２を形成し、ついで、フォトレジスト膜３を
マスク材として、アクセプタ不純物をイオンビーム４に
より注入操作し、拡散処理して、ｐ型頭域５を形成する
。次に、第１図（ｂ）のよう、に、再び、酸化シリコン
膜６上に、気相反応法によって多結晶Ｓｉ層７を形成し
、また、この多結晶Ｓｔ層７は、イオンビーム８により
所定不純物、たとえばドナー不純物を注入、拡散導入し
て低抵抗導電層に、転化される。さらに、この多結晶ｓ
ｉ層７は、第３図（ｃ）のように、フォトレジスト膜９
の所望パターンマスクを用いて、所定のゲート電極１０
．１１の形状に食刻加工される。そして、第１図（ｄ）
に示すように一方のｎ型Ｓｉ基板１の表面部に、前記Ｓ
ｉゲート電極１ｏをマスクとして、イオンビーム１２に
よシ、アクセプタ不純物をイオン注入して、不純物注入
領域１３．１４を形成する。このとき、ｐ型頭域５の最
上層部はフォトレジスト膜１５でおおって、同部域への
アクセプタ不純物注入を阻止する。次いで、第１図（ｅ
）に示すように、ｎ型Ｓｔ基板側の最上層部はフォトレ
ジスト膜１６でおおい、他方のｐ型頭域側の：、最上面
は多結晶ｓｉゲート電極１１を露出させて、これら全面
をイオンビーム１７で操作して、多結晶Ｓｉゲート電極
１１およびｐ型頭域６の所定表面部域にドナー不純物を
注入し、不純物注入領域１８．１９を形成する。
しかる後、所定の拡散処理によって、一方のｎ型Ｓｔ基
板側には、ｐ−チャネルＭＯ８）ランジスタのソース領
域１３．ドレイン領域１４を、また他方のｐ型頭域側に
は、ｎ−チャネルＭＯ８）ランジスタのドレイン領域１
８．ソース領域１９をそれぞれ導入形成して、第１図（
ｆ）に示すように、Ｃ−ＭＯＳ）ランジスタを完成する
。
板側には、ｐ−チャネルＭＯ８）ランジスタのソース領
域１３．ドレイン領域１４を、また他方のｐ型頭域側に
は、ｎ−チャネルＭＯ８）ランジスタのドレイン領域１
８．ソース領域１９をそれぞれ導入形成して、第１図（
ｆ）に示すように、Ｃ−ＭＯＳ）ランジスタを完成する
。
上述の従来方法で製造されたＣ−ＭＯＳの場合予め、ｎ
型不純物の導入されている多結晶Ｓｉゲート電極１ｏが
、第１図（ｄ）の工程で、ｐ型不純物イーオンビーム１
２にさらされて、ｐ型不純物が導入され、両不純物の補
償作用によって、高抵抗化され兎。この結果、ｐ−チャ
ネルＭＯ８）ランジスタの特性の低下、とくに、動作速
度が低減するという不都合を生じる。
型不純物の導入されている多結晶Ｓｉゲート電極１ｏが
、第１図（ｄ）の工程で、ｐ型不純物イーオンビーム１
２にさらされて、ｐ型不純物が導入され、両不純物の補
償作用によって、高抵抗化され兎。この結果、ｐ−チャ
ネルＭＯ８）ランジスタの特性の低下、とくに、動作速
度が低減するという不都合を生じる。
本発明は、上述の従来装置の不都合を解消した半導体装
置の製示方法を提供するものである。以下に、本発明を
実施例によって詳しく説明する。
置の製示方法を提供するものである。以下に、本発明を
実施例によって詳しく説明する。
１、第２図（→〜ｆ；、）は本発明の実施例工程図であ
る。
る。
第２図（ａ）では、予め、ｐ型頭域５を形成したｎ型ｓ
ｉ基板１上に酸化シリコン膜６および多結晶Ｓｔ層７を
付設したのち、その最上層にフォトレジスト膜９を設け
、このフォトレジスト膜９をｎ型Ｓｉ基板１上でゲート
電極パターンにマスク加工し、同マスクを用いて、多結
晶８１層をＳｉゲート電極１０にパターン形成し、つい
で、フォトレジスト膜９を残置したまま、ｐ型不純物イ
オンビーム１２を投射し、ｎ型Ｓｉ基板１の所定部分１
３゜１４をｐ型に転化させる。次に、第２図（ｂ）では
、再び、ｎ型Ｓｉ基板１側およびｐ型頭域５側の全面を
フォトレジスト膜１６でおおい、他方のｐ型領域Ｓ上の
同フォトレジスト膜１６をゲート電極パターンにマスク
加工し、同マスクを用いて、下方の多結晶８１層をＳｉ
ゲート電極１１にノζターン形成し、ついで、フォトレ
ジスト膜１６を残置したまま、ｎ型不純物イオンビーム
１７を投射して、ｐ型頭域Ｓ内に所定のｎ型転化部分１
８．１９を形成する。そして、最終的には、第２図←）
に示されるように拡散処理により、各転化部分が、ｐ−
チャネルＭＯ３）ランジスタのソース領域１３゜同ドレ
イン領域およびｎ−チャネルＭＯ８）ランジスタあドレ
イン領域１８．同ソース領域１９に生“成される。なお
、本実施例で、第２図（−）の前段工程は、第１図（ａ
）、第１図Ｉ））の従来例工程を径たものがそのまま利
用でき、また、第２図（Ｃ）の形状も、第１図（ｆ）と
同一ノくターン形状になし得るものである。
ｉ基板１上に酸化シリコン膜６および多結晶Ｓｔ層７を
付設したのち、その最上層にフォトレジスト膜９を設け
、このフォトレジスト膜９をｎ型Ｓｉ基板１上でゲート
電極パターンにマスク加工し、同マスクを用いて、多結
晶８１層をＳｉゲート電極１０にパターン形成し、つい
で、フォトレジスト膜９を残置したまま、ｐ型不純物イ
オンビーム１２を投射し、ｎ型Ｓｉ基板１の所定部分１
３゜１４をｐ型に転化させる。次に、第２図（ｂ）では
、再び、ｎ型Ｓｉ基板１側およびｐ型頭域５側の全面を
フォトレジスト膜１６でおおい、他方のｐ型領域Ｓ上の
同フォトレジスト膜１６をゲート電極パターンにマスク
加工し、同マスクを用いて、下方の多結晶８１層をＳｉ
ゲート電極１１にノζターン形成し、ついで、フォトレ
ジスト膜１６を残置したまま、ｎ型不純物イオンビーム
１７を投射して、ｐ型頭域Ｓ内に所定のｎ型転化部分１
８．１９を形成する。そして、最終的には、第２図←）
に示されるように拡散処理により、各転化部分が、ｐ−
チャネルＭＯ３）ランジスタのソース領域１３゜同ドレ
イン領域およびｎ−チャネルＭＯ８）ランジスタあドレ
イン領域１８．同ソース領域１９に生“成される。なお
、本実施例で、第２図（−）の前段工程は、第１図（ａ
）、第１図Ｉ））の従来例工程を径たものがそのまま利
用でき、また、第２図（Ｃ）の形状も、第１図（ｆ）と
同一ノくターン形状になし得るものである。
さらに、多結晶Ｓｉ層のゲート電極加工ならびにイオン
ビーム操作のマスクとして用いるフォトレジスト膜９あ
るいは同１６は、代用に、金属膜熱酸化法で生成された
Ｓｉｏ２層、気相反応法で生成されたＳｉｏ２層あるい
は窒化シリコン（Ｓ１３Ｎ４）層、または、これらの層
を介在させて形成された多結晶Ｓｔ層をマスク材層とし
て用いることも可能である。
ビーム操作のマスクとして用いるフォトレジスト膜９あ
るいは同１６は、代用に、金属膜熱酸化法で生成された
Ｓｉｏ２層、気相反応法で生成されたＳｉｏ２層あるい
は窒化シリコン（Ｓ１３Ｎ４）層、または、これらの層
を介在させて形成された多結晶Ｓｔ層をマスク材層とし
て用いることも可能である。
以上の実施例で詳しくのべたように、本発明は要約する
に、−導電型半導体の表面部に反対導電型領域を形成す
る工程、前記−導電型半導体および反対導電型領域をお
おって、絶縁膜を介在させて結晶性導電層を形成する工
程、前記結晶性導電層上にレズスト膜もしくはマスク材
層を形成し、ついで、前記−導電型半導体部位上の同レ
ジスト膜もしくはマスク材層に所定開口部をパターン形
成し、この開口部分の前記結晶性導電層を選択除去する
工程、前記レジスト膜もしくはマスク材層を残置したま
ま、前記開口部を通じて前記−導電型半導体内に反対導
電型付与不純物を注入する工程、前記−導電型半導体お
よび前記反対導電型領域上の全域最上層にレジスト膜も
しくはマスク材層を設け、ついで、前記反対導電型領域
部位上の同レジスト膜もしくはマスク材層に所定の開口
部をパターン形成し、この開口部分の前記結晶性導電層
を選択除去する工程、前記レジスト膜もしくはマスク材
層を残置したまま、前記開口部を通じて前記反対導電型
領域内に一導電型付与不純物を注入する工程をそなえた
くとを特徴とする半導体装置の製造方法である。本発明
の製造方法によれば、たとえば、ｐ−チャネルＭＯ８）
ランシスター９．のソース・ドレイイー五皿域形成の際
のｐ型不純物イオンビーム操作、あるいはｎ−チャネル
ＭＯＳトランジスタのソース・ドレイン各領域形成の際
のｎ型不純物イオンビーム操作の過程で、多結晶Ｓｉゲ
ート電極１ｏあるいは同１１が７オトレジスト膜９．あ
るいは同１６でおおわ汎ているからこれら多結晶Ｓｉ層
が各別種のイオンビーム投射を受けて、両不純物の補償
作用による高抵抗化に到るという不都合を解消し得る。
に、−導電型半導体の表面部に反対導電型領域を形成す
る工程、前記−導電型半導体および反対導電型領域をお
おって、絶縁膜を介在させて結晶性導電層を形成する工
程、前記結晶性導電層上にレズスト膜もしくはマスク材
層を形成し、ついで、前記−導電型半導体部位上の同レ
ジスト膜もしくはマスク材層に所定開口部をパターン形
成し、この開口部分の前記結晶性導電層を選択除去する
工程、前記レジスト膜もしくはマスク材層を残置したま
ま、前記開口部を通じて前記−導電型半導体内に反対導
電型付与不純物を注入する工程、前記−導電型半導体お
よび前記反対導電型領域上の全域最上層にレジスト膜も
しくはマスク材層を設け、ついで、前記反対導電型領域
部位上の同レジスト膜もしくはマスク材層に所定の開口
部をパターン形成し、この開口部分の前記結晶性導電層
を選択除去する工程、前記レジスト膜もしくはマスク材
層を残置したまま、前記開口部を通じて前記反対導電型
領域内に一導電型付与不純物を注入する工程をそなえた
くとを特徴とする半導体装置の製造方法である。本発明
の製造方法によれば、たとえば、ｐ−チャネルＭＯ８）
ランシスター９．のソース・ドレイイー五皿域形成の際
のｐ型不純物イオンビーム操作、あるいはｎ−チャネル
ＭＯＳトランジスタのソース・ドレイン各領域形成の際
のｎ型不純物イオンビーム操作の過程で、多結晶Ｓｉゲ
ート電極１ｏあるいは同１１が７オトレジスト膜９．あ
るいは同１６でおおわ汎ているからこれら多結晶Ｓｉ層
が各別種のイオンビーム投射を受けて、両不純物の補償
作用による高抵抗化に到るという不都合を解消し得る。
また、本発明によれば、フォトレジスト膜のマスク工程
を増加せずに、安定なトランジスタが製作できる利点も
ある。
を増加せずに、安定なトランジスタが製作できる利点も
ある。
本発明は、実施例の多結晶Ｓｉゲート電極を有するＣ−
ＭＯＳの製造工程のみならず、アルミニウム層をゲート
電極に用いるＣ−ＭＯＳの製造方法、Ｃ−ＭＯＳにおけ
るチャネルストッパ領域の形成工程、さらには、ｎ型基
板内へのｐ型領域（ｐ−ウェル）の彎成、ｐ型基板内へ
のｎ型領域（’ｎ−ウェル）の層成にも、それぞｎ適用
可能である。また、本発明は、予め多結晶８１層の抵抗
抗化不純物拡散を行なう工程を実施せずに、通常１−一
□へ のＳｉゲート電極ＭＯＳ）ランシスタの製作の場合と同
様、ソース、ドレインの不純物拡散の際に同時に多結晶
Ｓｉ層を高導電性化する処理を行なうこともできる。な
お、不純物拡散の不純物導入方法は、マスク材層の選択
によって、イオン注入法、気相拡散法のいずれも実施可
能なことである。
ＭＯＳの製造工程のみならず、アルミニウム層をゲート
電極に用いるＣ−ＭＯＳの製造方法、Ｃ−ＭＯＳにおけ
るチャネルストッパ領域の形成工程、さらには、ｎ型基
板内へのｐ型領域（ｐ−ウェル）の彎成、ｐ型基板内へ
のｎ型領域（’ｎ−ウェル）の層成にも、それぞｎ適用
可能である。また、本発明は、予め多結晶８１層の抵抗
抗化不純物拡散を行なう工程を実施せずに、通常１−一
□へ のＳｉゲート電極ＭＯＳ）ランシスタの製作の場合と同
様、ソース、ドレインの不純物拡散の際に同時に多結晶
Ｓｉ層を高導電性化する処理を行なうこともできる。な
お、不純物拡散の不純物導入方法は、マスク材層の選択
によって、イオン注入法、気相拡散法のいずれも実施可
能なことである。
【図面の簡単な説明】
第１図←）〜（ｆ）は、従来のＣ−ＭＯＳ）ランシスタ
の製造方法を示す工程図、第２図（→〜（→は本発明の
実施例によるＣ−ＭＯＳ）ランシスタの製造方法を示す
工程図である。 １・・・・・・ｎ型Ｓｉ基板、６・・・・・・酸化シリ
コン膜、９，１６・・・・・・フォトレジスト膜、１０
．１１・・・・・・Ｓｉゲート電極、１３．１４・・・
・・・ソース・ ドレイン領域（ｐ型）、１８．１９・
・・・・・ドレイン・ソース領域（ｎ型）。
の製造方法を示す工程図、第２図（→〜（→は本発明の
実施例によるＣ−ＭＯＳ）ランシスタの製造方法を示す
工程図である。 １・・・・・・ｎ型Ｓｉ基板、６・・・・・・酸化シリ
コン膜、９，１６・・・・・・フォトレジスト膜、１０
．１１・・・・・・Ｓｉゲート電極、１３．１４・・・
・・・ソース・ ドレイン領域（ｐ型）、１８．１９・
・・・・・ドレイン・ソース領域（ｎ型）。
Claims (1)
- 一導電型半導体の表面部に反対導電型領域を形成する工
程、前記−導電型半導体および反対導電型領域をおおっ
て、絶縁膜を介在させて結晶性導電層を形成する工程、
前記結晶性導電層上にレジスト膜もしくはマスク材層を
形成し、ついで、前記−導電型半導体部位上の同レジス
ト膜もしくはマスク材層に所定開口部をパターン形成し
、この開口部分の前記結晶性導電層を選択除去する工程
前記レジスト膜もしくはマスク材層を残置したまま、前
記開口部を通じて前記−導電型半導体内に反対導電型付
与不純物を注入する工程、前記−導電型半導体および前
記反対導電型領域上の全域量ゝ上層にレジスト膜もしく
はマスク材層を設け、ついでミ前記反対導電型領域部位
上の同レジスト膜もしくはマスク材層に所定の開口部を
パターン形成し、この開口部分の前記結晶性導電層を選
択除去する工程、前記レジスト膜もしくはマスク材層を
残置したまま、前記開口部を通じて前記反対導電型領域
内に一導電型付与不純物を注入する工程をそなえたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104500A JPS58220461A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104500A JPS58220461A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58220461A true JPS58220461A (ja) | 1983-12-22 |
Family
ID=14382230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57104500A Pending JPS58220461A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160652A (ja) * | 1984-01-31 | 1985-08-22 | Rohm Co Ltd | 半導体装置の製造方法 |
| US4902634A (en) * | 1987-07-28 | 1990-02-20 | Sgs-Thomson Microelectronics S.P.A. | Process for manufacturing CMOS devices |
-
1982
- 1982-06-16 JP JP57104500A patent/JPS58220461A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160652A (ja) * | 1984-01-31 | 1985-08-22 | Rohm Co Ltd | 半導体装置の製造方法 |
| US4902634A (en) * | 1987-07-28 | 1990-02-20 | Sgs-Thomson Microelectronics S.P.A. | Process for manufacturing CMOS devices |
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