JPH027441A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH027441A JPH027441A JP15733888A JP15733888A JPH027441A JP H027441 A JPH027441 A JP H027441A JP 15733888 A JP15733888 A JP 15733888A JP 15733888 A JP15733888 A JP 15733888A JP H027441 A JPH027441 A JP H027441A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に微細な絶
縁ゲート型電界効果トランジスタ（以下ＭＯ８）ランジ
スタと記す）を有する半導体装置の製造方法に関する。
縁ゲート型電界効果トランジスタ（以下ＭＯ８）ランジ
スタと記す）を有する半導体装置の製造方法に関する。
従来のＭＯＳ）ランジスタの製造方法をＮチャネル型Ｍ
ＯＳトランジスタを例にとって第３図（ａ）〜（ｄ）を
参照して説明する。
ＯＳトランジスタを例にとって第３図（ａ）〜（ｄ）を
参照して説明する。
まず、第３（］（ａ）に示すようにＰ型シリコン基板１
の上に、選択酸化法を用いて素子分離領域にフィールド
酸化膜２を形成して素子形成領域を区画し、該素子形成
領域の表面を酸化してグー１〜酸化膜３を形成する。次
に、ゲート酸化膜３を含む表面に多結晶シリコン膜４を
堆積し、多結晶シリコン膜４の上にホトレジスト膜５を
塗布してホトリソグラフィ技術によりゲート電極形成用
パターンを形成する。なお、ここでは図示していないが
、素子分離用のフィールド酸化膜２の直下には、寄生Ｍ
ＯＳの防止用に一導電型の高濃度不純物を形成してもよ
い。また、ゲート絶縁膜３の下のチャネル領域には、ト
ランジスタのしきい値を調整するため、必要な種類と量
の不純物を添加してもよい。
の上に、選択酸化法を用いて素子分離領域にフィールド
酸化膜２を形成して素子形成領域を区画し、該素子形成
領域の表面を酸化してグー１〜酸化膜３を形成する。次
に、ゲート酸化膜３を含む表面に多結晶シリコン膜４を
堆積し、多結晶シリコン膜４の上にホトレジスト膜５を
塗布してホトリソグラフィ技術によりゲート電極形成用
パターンを形成する。なお、ここでは図示していないが
、素子分離用のフィールド酸化膜２の直下には、寄生Ｍ
ＯＳの防止用に一導電型の高濃度不純物を形成してもよ
い。また、ゲート絶縁膜３の下のチャネル領域には、ト
ランジスタのしきい値を調整するため、必要な種類と量
の不純物を添加してもよい。
次に、第３図（ｂ）に示すように、ホトレジスト膜５を
マスクとして多結晶シリコン膜４を異方性エツチングし
てゲート電極６を設ける。
マスクとして多結晶シリコン膜４を異方性エツチングし
てゲート電極６を設ける。
次に、第３図（Ｃ）に示すように、ホトレジスト膜４を
除去し、ゲート型ｉ６の表面を熱酸化して酸化シリコン
膜７を形成し、ゲート電極６及びフィールド酸化膜２を
マスクとして例えばヒ素を加速エネルギー２０〜７Ｑｋ
ｅＶ、ドーズ量１０１５〜１０１６Ω−２程度イオン注
入することにより、Ｎ＋型拡散領域ｉｔ、ｉ２を形成す
る。イオン注入法は、接合深さを浅くでき、かつ制御性
の面からも、拡散法よりも有利であり、現在では主流の
プロセスである。
除去し、ゲート型ｉ６の表面を熱酸化して酸化シリコン
膜７を形成し、ゲート電極６及びフィールド酸化膜２を
マスクとして例えばヒ素を加速エネルギー２０〜７Ｑｋ
ｅＶ、ドーズ量１０１５〜１０１６Ω−２程度イオン注
入することにより、Ｎ＋型拡散領域ｉｔ、ｉ２を形成す
る。イオン注入法は、接合深さを浅くでき、かつ制御性
の面からも、拡散法よりも有利であり、現在では主流の
プロセスである。
次に、第３図（ｄ）に示すように、通常の工程を経て、
眉間絶縁膜１２、金属配線１３を形成し、ＭＯＳ）ラン
ジスタを得る。
眉間絶縁膜１２、金属配線１３を形成し、ＭＯＳ）ラン
ジスタを得る。
近年、半導体装置の高集積化に伴い、半導体基板に形成
されるＭＯＳ）ランジスタの微細化が強く望まれている
。ＭＯＳ）ランジスタの微細化にはゲート長の縮小はも
ちろん、ゲート酸化膜の薄膜化が重要である。
されるＭＯＳ）ランジスタの微細化が強く望まれている
。ＭＯＳ）ランジスタの微細化にはゲート長の縮小はも
ちろん、ゲート酸化膜の薄膜化が重要である。
ところで、上述した従来の製造方法において、特に、イ
オン注入法を用いてソース及びドレイン領域用のＮ＋型
拡散領域を形成する工程において、ゲート酸化膜の薄膜
化に伴い、次のような問題が生じる。
オン注入法を用いてソース及びドレイン領域用のＮ＋型
拡散領域を形成する工程において、ゲート酸化膜の薄膜
化に伴い、次のような問題が生じる。
すなわち、イオン注入法は、荷電粒子を半導体基板に打
込む方法であるため、本質的に、帯電現象を伴う。ゲー
ト酸化膜が比較的厚かった従来のＭＯＳトランジスタで
は、この現象は、特に問題とならなかったが、ゲート酸
化膜厚が１０μｍ程度以下になると、ソース及びドレイ
ン領域形成のための高濃度イオン注入によるゲート酸化
膜の静電破壊が顕著になる。したがって、上述した従来
の製造方法では、絶縁ゲート型半導体装置の製造歩留り
が低下するという問題点がある。
込む方法であるため、本質的に、帯電現象を伴う。ゲー
ト酸化膜が比較的厚かった従来のＭＯＳトランジスタで
は、この現象は、特に問題とならなかったが、ゲート酸
化膜厚が１０μｍ程度以下になると、ソース及びドレイ
ン領域形成のための高濃度イオン注入によるゲート酸化
膜の静電破壊が顕著になる。したがって、上述した従来
の製造方法では、絶縁ゲート型半導体装置の製造歩留り
が低下するという問題点がある。
本発明の半導体装置の製造方法は、−導電型の半導体基
板上に選択的にフィールド絶縁膜を設けて素子形成領域
を区画し前記ゲート絶縁膜の上に選択的にゲート電極を
設け前記ゲート電極の表面を被覆する絶縁膜を設ける工
程と、前記絶縁膜で被覆されたゲート電極を含む表面に
導電膜を堆積する工程と、前記ゲート電極及び前記フィ
ールド絶縁膜をマスクとし、前記導電膜を通して不純物
をイオン注入して前記素子形成領域に逆導電型の拡散領
域を設ける工程とを含んで構成される。
板上に選択的にフィールド絶縁膜を設けて素子形成領域
を区画し前記ゲート絶縁膜の上に選択的にゲート電極を
設け前記ゲート電極の表面を被覆する絶縁膜を設ける工
程と、前記絶縁膜で被覆されたゲート電極を含む表面に
導電膜を堆積する工程と、前記ゲート電極及び前記フィ
ールド絶縁膜をマスクとし、前記導電膜を通して不純物
をイオン注入して前記素子形成領域に逆導電型の拡散領
域を設ける工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｈ）は、本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
まず、第１図（ａ＞に示すように、Ｐ型シリコン基板１
の上に従来例と同じ工程でフィールド酸化膜２を設けて
素子形成領域を区画し、該素子形成領域上にゲート酸化
膜３を設け、表面に多結晶シリコン膜４を堆積し、多結
晶シリコン膜４の上にゲート電極形成用のパターンを有
するホトレジスト膜５を選択的に形成する。
の上に従来例と同じ工程でフィールド酸化膜２を設けて
素子形成領域を区画し、該素子形成領域上にゲート酸化
膜３を設け、表面に多結晶シリコン膜４を堆積し、多結
晶シリコン膜４の上にゲート電極形成用のパターンを有
するホトレジスト膜５を選択的に形成する。
次に、第１図（ｂ）に示すように、ホトレジスト膜５を
マスクとして多結晶シリコン膜４を異方性エツチングし
てゲート電極６を形成し、熱酸化法によりゲート電極６
の表面に５〜２０ｎｍの厚さの酸化シリコン膜７を形成
する。
マスクとして多結晶シリコン膜４を異方性エツチングし
てゲート電極６を形成し、熱酸化法によりゲート電極６
の表面に５〜２０ｎｍの厚さの酸化シリコン膜７を形成
する。
次に、第１図（ｃ）に示すように、ゲート電極６及びフ
ィールド酸化膜２をマスクとして、自己整合的に、リン
あるいはヒ素等を、加速エネルギー２０〜７０ｋｅＶ、
ドーズ量１０１３ｃｍ−２程度でイオン注入し、前記素
子形成領域内に低濃度のＮ−型拡散領域８，９を形成す
る。但し、本工程におけるイオン注入量は、必要最小量
に抑える方が良い。
ィールド酸化膜２をマスクとして、自己整合的に、リン
あるいはヒ素等を、加速エネルギー２０〜７０ｋｅＶ、
ドーズ量１０１３ｃｍ−２程度でイオン注入し、前記素
子形成領域内に低濃度のＮ−型拡散領域８，９を形成す
る。但し、本工程におけるイオン注入量は、必要最小量
に抑える方が良い。
次に、第１図（ｄ）に示すように、酸化シリコン膜７で
被覆されたゲート電極６を含む表面に導電膜１０として
例えばリンを添加した多結晶シリコン膜を２０〜１１０
０ｎ程度の厚さに減圧気相成長法等により堆積する。
被覆されたゲート電極６を含む表面に導電膜１０として
例えばリンを添加した多結晶シリコン膜を２０〜１１０
０ｎ程度の厚さに減圧気相成長法等により堆積する。
次に、第１図（ｅ）に示すように、ゲート電極６及びフ
ィールド酸化膜２をマスクとし、導電膜１０を通して、
例えばヒ素あるいはリンを、堆積膜厚に応じて、４０ｋ
ｅＶないし３００ｋｅＶの加速エネルギーとドーズ量を
１０１５〜１０１６Ｃ１１１’−’程度でイオン注入し
、前記素子形成領域内にＮ−型拡散領域８，９と接続す
る高濃度のＮ＋型拡散領域１１．１２を形成する。
ィールド酸化膜２をマスクとし、導電膜１０を通して、
例えばヒ素あるいはリンを、堆積膜厚に応じて、４０ｋ
ｅＶないし３００ｋｅＶの加速エネルギーとドーズ量を
１０１５〜１０１６Ｃ１１１’−’程度でイオン注入し
、前記素子形成領域内にＮ−型拡散領域８，９と接続す
る高濃度のＮ＋型拡散領域１１．１２を形成する。
次に、第１図（ｆ）に示すように、導電膜１０を除去し
、注入した不純物を活性化するための熱処理を行ないソ
ース及びドレイン領域を形成する。
、注入した不純物を活性化するための熱処理を行ないソ
ース及びドレイン領域を形成する。
この熱処理は、通常の電気炉で行なっても良いし、ハロ
ゲン・ランプ等による急速加熱法でも良い。
ゲン・ランプ等による急速加熱法でも良い。
次に、第１図（ｇ）に示すように、例えばＰＳＧ等の層
間絶縁膜１３を堆積する。
間絶縁膜１３を堆積する。
次に、第１図（ｈ）に示すように、層間絶縁膜１３にコ
ンタクト用開口部を設け、前記開口部のＮ１型拡散領域
１１．１２とそれぞれ接続する金属配線層１４を形成し
て、ＭＯＳ）ランジスタを構成する。
ンタクト用開口部を設け、前記開口部のＮ１型拡散領域
１１．１２とそれぞれ接続する金属配線層１４を形成し
て、ＭＯＳ）ランジスタを構成する。
なお、本実施例は、Ｎチャネル型ＭＯＳトランジスタに
ついて説明したが、Ｐチャネル型ＭＯＳトランジスタに
関しても、同様に適用できる。
ついて説明したが、Ｐチャネル型ＭＯＳトランジスタに
関しても、同様に適用できる。
第２図（ａ）〜（ｄ）は、本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
第２図（ａ）に示すように、第１図（ａ）。
（ｂ）に示す工程と同じ工程でゲート電極６の表面に酸
化シリコン膜７を形成した後、酸化シリコンＩｌ！７で
被覆されたゲート電極６を含む表面に導電膜１０を形成
する。
化シリコン膜７を形成した後、酸化シリコンＩｌ！７で
被覆されたゲート電極６を含む表面に導電膜１０を形成
する。
次に、第２図（ｂ）に示すように、ゲート電極６及びフ
ィールド酸化膜２をマスクとして導電膜１０を通してリ
ンあるいはヒ素等を加速エネルギー２０〜７０ｋｅＶ、
ドーズ量１０１５〜１０１６ｃｍ−２でイオン注入し、
前記素子形成領域内にＮ＋型拡散領域１１．１２を形成
する。
ィールド酸化膜２をマスクとして導電膜１０を通してリ
ンあるいはヒ素等を加速エネルギー２０〜７０ｋｅＶ、
ドーズ量１０１５〜１０１６ｃｍ−２でイオン注入し、
前記素子形成領域内にＮ＋型拡散領域１１．１２を形成
する。
次に、第２図（Ｃ）に示すように、導電膜１゜を除去し
、熱処理を行なってＮ＋型拡散領域１１゜１２を活性化
し、ソース及びドレイン領域を形成する。
、熱処理を行なってＮ＋型拡散領域１１゜１２を活性化
し、ソース及びドレイン領域を形成する。
次に、第２図（ｄ）に示すように、第１の実施例と同じ
工程によりＭＯＳトランジスタを形成する。
工程によりＭＯＳトランジスタを形成する。
なお、第１及び第２の実施例で、ゲート電極をおおう絶
縁膜５は、熱酸化により形成する例を示したが、これは
、気相成長法による酸化膜でもよい。また、ゲート電極
は、高融点金属あるいは高融点金属硅化物ないしは、こ
れらと多結晶シリコンとの複合膜でも良い。
縁膜５は、熱酸化により形成する例を示したが、これは
、気相成長法による酸化膜でもよい。また、ゲート電極
は、高融点金属あるいは高融点金属硅化物ないしは、こ
れらと多結晶シリコンとの複合膜でも良い。
〔発明の効果〕
以上説明したように本発明は、ソース及びドレイン領域
形成のための高濃度のイオン注入を、表面に設けた薄い
導電膜を通して行なうことにより、薄いゲート酸化膜の
静電破壊を防止できる効果がある。
形成のための高濃度のイオン注入を、表面に設けた薄い
導電膜を通して行なうことにより、薄いゲート酸化膜の
静電破壊を防止できる効果がある。
まな、ゲート側面に形成された導電膜は、ゲート電極と
ソース及びドレイン領域の間のスペーサとなるため、イ
オン注入条件を適当に選べば、従来必要であったエッチ
バック工程なしで、ＬＤＤ構造が形成できる。あるいは
、リン等の拡散係数の高い不純物を用いて、濃度プロフ
ァイルのなだらかなソース及びドレイン領域を形成でき
るため、電界緩和効果の高い微細ＭＯＳトランジスタが
、ゲート酸化膜の静電破壊を抑制しなから形成できる。
ソース及びドレイン領域の間のスペーサとなるため、イ
オン注入条件を適当に選べば、従来必要であったエッチ
バック工程なしで、ＬＤＤ構造が形成できる。あるいは
、リン等の拡散係数の高い不純物を用いて、濃度プロフ
ァイルのなだらかなソース及びドレイン領域を形成でき
るため、電界緩和効果の高い微細ＭＯＳトランジスタが
、ゲート酸化膜の静電破壊を抑制しなから形成できる。
第１図（ａ）〜（ｈ）及び第２図（ａ）〜（ｄ）は、本
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図。第３図（ａ）〜（ｄ）は
、従来の半導体装置の製造方法を説明するための工程順
に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・多結晶シリコン膜、
５・・・ホトレジスト膜、６・・・ゲート電極、７・・
・酸化シリコン膜、８，９・・・Ｎ−型拡散領域、１０
・、・導電膜、１１．１２・・・Ｎ＋型拡散領域、１３
・・・層間絶縁膜、１４・・・配線層。 第 １ 図 第
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図。第３図（ａ）〜（ｄ）は
、従来の半導体装置の製造方法を説明するための工程順
に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・多結晶シリコン膜、
５・・・ホトレジスト膜、６・・・ゲート電極、７・・
・酸化シリコン膜、８，９・・・Ｎ−型拡散領域、１０
・、・導電膜、１１．１２・・・Ｎ＋型拡散領域、１３
・・・層間絶縁膜、１４・・・配線層。 第 １ 図 第
Claims (1)
- 一導電型の半導体基板上に選択的にフィールド絶縁膜を
設けて素子形成領域を区画し前記素子形成領域の表面に
ゲート絶縁膜を設ける工程と、前記ゲート絶縁膜の上に
選択的にゲート電極を設け前記ゲート電極の表面を被覆
する絶縁膜を設ける工程と、前記絶縁膜で被覆されたゲ
ート電極を含む表面に導電膜を堆積する工程と、前記ゲ
ート電極及び前記フィールド絶縁膜をマスクとし前記導
電膜を通して不純物をイオン注入して前記素子形成領域
に逆導電型の拡散領域を設ける工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15733888A JPH027441A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15733888A JPH027441A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027441A true JPH027441A (ja) | 1990-01-11 |
Family
ID=15647505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15733888A Pending JPH027441A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995029505A1 (fr) * | 1994-04-27 | 1995-11-02 | Hitachi, Ltd. | Procede et dispositif d'implantation ionique |
-
1988
- 1988-06-24 JP JP15733888A patent/JPH027441A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995029505A1 (fr) * | 1994-04-27 | 1995-11-02 | Hitachi, Ltd. | Procede et dispositif d'implantation ionique |
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