JPH01145849A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01145849A JPH01145849A JP62304888A JP30488887A JPH01145849A JP H01145849 A JPH01145849 A JP H01145849A JP 62304888 A JP62304888 A JP 62304888A JP 30488887 A JP30488887 A JP 30488887A JP H01145849 A JPH01145849 A JP H01145849A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＬＤＤ形のｎチャネル素子を含むＣＭＯＳ半導体素子の
形成方法に関し、 製造工程を簡単化することを目的とし、ＣＭＯ３半導体
素子の形成方法において、ｎチャネル素子およびｐチャ
ネル素子両方のゲート絶縁膜およびゲート電極を形成し
た後、全面に絶縁膜を被着する工程と、ｐチャネル素子
形成部をマスクし、ｎチャネル素子形成部の前記絶縁膜
を垂直に異方性エツチングして除去し、ゲート電極の側
面にのみ前記絶縁膜からなる側壁を残存する工程と、ｐ
チャネル素子形成部上の前記絶縁膜をマスクとして、ｎ
チャネル素子形成部の露出部に燐イオンを注入し熱処理
して低濃度なｎ型のソース領域およびドレイン領域を画
定し、更に、砒素イオンを注入し熱処理して高濃度なｎ
＋型のソース領域およびドレイン領域を画定する工程と
、ｎチャネル素子形成部をマスクし、ｎチャネル素子領
域に硼素系イオンを注入し熱処理してｐ＋型のソース領
域およびドレイン領域を画定する工程とが含まれること
を特徴とする。
形成方法に関し、 製造工程を簡単化することを目的とし、ＣＭＯ３半導体
素子の形成方法において、ｎチャネル素子およびｐチャ
ネル素子両方のゲート絶縁膜およびゲート電極を形成し
た後、全面に絶縁膜を被着する工程と、ｐチャネル素子
形成部をマスクし、ｎチャネル素子形成部の前記絶縁膜
を垂直に異方性エツチングして除去し、ゲート電極の側
面にのみ前記絶縁膜からなる側壁を残存する工程と、ｐ
チャネル素子形成部上の前記絶縁膜をマスクとして、ｎ
チャネル素子形成部の露出部に燐イオンを注入し熱処理
して低濃度なｎ型のソース領域およびドレイン領域を画
定し、更に、砒素イオンを注入し熱処理して高濃度なｎ
＋型のソース領域およびドレイン領域を画定する工程と
、ｎチャネル素子形成部をマスクし、ｎチャネル素子領
域に硼素系イオンを注入し熱処理してｐ＋型のソース領
域およびドレイン領域を画定する工程とが含まれること
を特徴とする。
［産業上の利用分野］
本発明は半導体装置の製造方法に係り、特にＬＤＤ形の
ｎチャネル素子を含むＣＭＯＳ半導体素子の形成方法に
関する。
ｎチャネル素子を含むＣＭＯＳ半導体素子の形成方法に
関する。
ｎチャネルとｎチャネルとを組み合わせたＣＭＯ８半導
体素子（トランジスタ）は消費電力の少ない等の利点が
あり、現在広く使用されているが、このようなＣＭＯ３
ＭＯＳ半導体素子コストを一層低下させることが重要な
課題である。
体素子（トランジスタ）は消費電力の少ない等の利点が
あり、現在広く使用されているが、このようなＣＭＯ３
ＭＯＳ半導体素子コストを一層低下させることが重要な
課題である。
［従来の技術と発明が解決しようとする問題点］第２図
は通常のＭＯＳ半導体素子（ＭＯＳ）ランリスタ）の断
面図を示しており、同図はｎチャネル素子で、ｌはｐ型
シリコン基板、２はゲート絶縁膜、３はゲート電極、４
はフィールド絶縁膜、５はｎ”型のソース領域またはド
レイン領域、６は化学気相成長（ＣＶ Ｄ）法で被着し
た酸化シリコン（Ｓｉｇｈ）膜（以下、ＣＶＤ５ｉ０２
膜と呼ぶ）。
は通常のＭＯＳ半導体素子（ＭＯＳ）ランリスタ）の断
面図を示しており、同図はｎチャネル素子で、ｌはｐ型
シリコン基板、２はゲート絶縁膜、３はゲート電極、４
はフィールド絶縁膜、５はｎ”型のソース領域またはド
レイン領域、６は化学気相成長（ＣＶ Ｄ）法で被着し
た酸化シリコン（Ｓｉｇｈ）膜（以下、ＣＶＤ５ｉ０２
膜と呼ぶ）。
７は電極配線である。
このようなＭＯＳ半導体素子はソース領域およびドレイ
ン領域をセルファライン（自己整合）で形成する製法が
採られており、それはゲート絶縁ｊ漠およびゲート電極
を最初に形成し、これとフィールド絶縁膜をマスクにし
てソース・ドレイン領域をイオン注入によって形成する
方法である。
ン領域をセルファライン（自己整合）で形成する製法が
採られており、それはゲート絶縁ｊ漠およびゲート電極
を最初に形成し、これとフィールド絶縁膜をマスクにし
てソース・ドレイン領域をイオン注入によって形成する
方法である。
しかし、最近、微細化が進み、注入イオンを活性化する
ために熱処理を加えると、注入された不純物イオンがゲ
ート電極の下にまで拡散して潜り込み、ホットエレクト
ロン発生によるスレッショルド電圧（Ｖｔｈ）や相互コ
ンダクタンス（Ｇｍ）の変動などが起こる問題がある。
ために熱処理を加えると、注入された不純物イオンがゲ
ート電極の下にまで拡散して潜り込み、ホットエレクト
ロン発生によるスレッショルド電圧（Ｖｔｈ）や相互コ
ンダクタンス（Ｇｍ）の変動などが起こる問題がある。
この問題点を軽減させるために、Ｌ Ｄ Ｄ （Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）形のＭＯＳ半導
体素子が開発されてきた。
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）形のＭＯＳ半導
体素子が開発されてきた。
第３図はそのＬＤＤ形ＭＯＳ半導体素子の断面図を示し
ており、上記第２図と同一部位には同一記号が付けであ
るが、８はｎ−型の低濃度ソース領域またはドレイン領
域（電界緩和層）である。この電界緩和層を設けると、
ゲート絶縁膜に接するソース領域、ドレイン領域の不純
物分布がなだらかになって、ポットエレクトロンの発生
が抑制される。
ており、上記第２図と同一部位には同一記号が付けであ
るが、８はｎ−型の低濃度ソース領域またはドレイン領
域（電界緩和層）である。この電界緩和層を設けると、
ゲート絶縁膜に接するソース領域、ドレイン領域の不純
物分布がなだらかになって、ポットエレクトロンの発生
が抑制される。
さて、第３図に示すＬＤＤ形ＭＯ３半導体素子はｎチャ
ネル素子を図示しており、他方のｎチャネル素子におい
ても同様のＬＤＤ形の構造が考えられるが、ｎチャネル
素子の場合は余りＬＤＤ形構造が採られていない。それ
は、ホール（正孔）がトラップされ難く、且つ、ホット
ホールの発生が少ないこと、また、ｐ型不純物の硼素（
Ｂ）は拡散係数が大きくて、ｐｎ接合面が急峻にならず
になだらかとなり、わざわざ電界緩和層を設けなくても
ＬＤＤ形の構成に近い接合面が得られること等の理由に
よる。
ネル素子を図示しており、他方のｎチャネル素子におい
ても同様のＬＤＤ形の構造が考えられるが、ｎチャネル
素子の場合は余りＬＤＤ形構造が採られていない。それ
は、ホール（正孔）がトラップされ難く、且つ、ホット
ホールの発生が少ないこと、また、ｐ型不純物の硼素（
Ｂ）は拡散係数が大きくて、ｐｎ接合面が急峻にならず
になだらかとなり、わざわざ電界緩和層を設けなくても
ＬＤＤ形の構成に近い接合面が得られること等の理由に
よる。
従って、ｎチャネルとｎチャネルとからなるＣＭＯＳ半
導体素子においては、一般に、ＬＤＤ形ｎチャネル素子
と通常のｎチャネル素子とを組み合わせた構成が採られ
ている。
導体素子においては、一般に、ＬＤＤ形ｎチャネル素子
と通常のｎチャネル素子とを組み合わせた構成が採られ
ている。
第４図（ａ）〜（ｆ）はその従来のＣＭＯＳ半導体素子
の形成工程順断面図を示しており、その概要を説明する
と、 第４図（ａ）参照；まず、公知の製法によってｎ型シリ
コン基板１１にｐ型ウェル領域１２を形成し、フィール
ド絶縁膜１３を設けた後、ゲート絶縁膜２Ｎ。
の形成工程順断面図を示しており、その概要を説明する
と、 第４図（ａ）参照；まず、公知の製法によってｎ型シリ
コン基板１１にｐ型ウェル領域１２を形成し、フィール
ド絶縁膜１３を設けた後、ゲート絶縁膜２Ｎ。
２Ｐを介してｎチャネル素子およびｎチャネル素子両方
のゲート電極３Ｎ、 ３Ｐを形成する。なお、図中のＩ
Ｎはｎチャネル素子形成部、 ＩＰはｎチャネル素子形
成部を示している。
のゲート電極３Ｎ、 ３Ｐを形成する。なお、図中のＩ
Ｎはｎチャネル素子形成部、 ＩＰはｎチャネル素子形
成部を示している。
第４図（ｂ）参照；次いで、フォトプロセスを用いてレ
ジスト膜工４を形成し、レジスト膜１４によってｎチャ
ネル素子形成部をマスクした後、ｎチャネル素子形成部
ＩＮの露出面にｉ （Ｐ” ）イオンを注入し、熱処理
して低濃度なｎ−型のソース領域およびドレイン領域１
５（電界緩和層）を画定する。
ジスト膜工４を形成し、レジスト膜１４によってｎチャ
ネル素子形成部をマスクした後、ｎチャネル素子形成部
ＩＮの露出面にｉ （Ｐ” ）イオンを注入し、熱処理
して低濃度なｎ−型のソース領域およびドレイン領域１
５（電界緩和層）を画定する。
ここに、ｎチャネル素子形成部ＩＮではフィールド絶縁
膜、ゲート電極がマスクとなり、その他の露出面に燐イ
オンが注入される。また、レジスト膜１４はイオン注入
時のみマスクとして使用し、熱処理時には除去される。
膜、ゲート電極がマスクとなり、その他の露出面に燐イ
オンが注入される。また、レジスト膜１４はイオン注入
時のみマスクとして使用し、熱処理時には除去される。
第４図（Ｃ）参照；次いで、ＣＶＤ法によって膜厚１０
００〜４０００人のＣＶＤ５ｉ０２膜からなる絶縁膜１
６を全面に被着する。
００〜４０００人のＣＶＤ５ｉ０２膜からなる絶縁膜１
６を全面に被着する。
第４図（ｄ）参照；次いで、リアクティブイオンエツチ
ング（ＲＩＥ）法によって絶縁膜１６を垂直に異方性エ
ツチングして、ゲート電極３Ｎ、 ３Ｐの周囲側面にの
み絶縁膜１６を残存する。即ち、垂直エツチングしてエ
ツチング量を調節すると、ゲート電極周囲側面に被着し
た絶縁膜は垂直方向に厚さが厚いために、その部分のみ
ゲート電極の側壁（サイドウオール）となって残る。
ング（ＲＩＥ）法によって絶縁膜１６を垂直に異方性エ
ツチングして、ゲート電極３Ｎ、 ３Ｐの周囲側面にの
み絶縁膜１６を残存する。即ち、垂直エツチングしてエ
ツチング量を調節すると、ゲート電極周囲側面に被着し
た絶縁膜は垂直方向に厚さが厚いために、その部分のみ
ゲート電極の側壁（サイドウオール）となって残る。
第４図（ｅ）参照；次いで、再びフォトプロセスを用い
てレジスト膜１７を形成し、レジスト膜１７によってｐ
チャネル素子形成部ＩＰをマスクした後、ｎチャネル素
子形成部ＩＮの露出面に砒素（Ａｓ” ）イオンを注入
し、熱処理して高濃度なｎ＋型のソース領域およびドレ
イン領域１８を画定する。なお、ｎチャネル素子形成部
ＩＮではフィールド絶縁膜。
てレジスト膜１７を形成し、レジスト膜１７によってｐ
チャネル素子形成部ＩＰをマスクした後、ｎチャネル素
子形成部ＩＮの露出面に砒素（Ａｓ” ）イオンを注入
し、熱処理して高濃度なｎ＋型のソース領域およびドレ
イン領域１８を画定する。なお、ｎチャネル素子形成部
ＩＮではフィールド絶縁膜。
ゲート電極および上記のサイドウオールがマスクとなっ
て露出面に砒素イオンが注入され、また、レジスト膜１
７はイオン注入時のみマスクとして使用される。
て露出面に砒素イオンが注入され、また、レジスト膜１
７はイオン注入時のみマスクとして使用される。
第４図（ｆ）参照；次いで、三回目のフォトプロセスを
用いてレジスト膜１９のマスクを形成し、ｎチャネル素
子領域ＩＮをレジスト膜１９によってマスクした後、ｐ
チャネル素子形成部ｌＰに硼素（Ｂ＋）イオンを注入し
、熱処理して高濃度なｐ＋型のソース領域およびドレイ
ン領域２０を画定する。なお、レジスト膜１９は熱処理
時には除去される。
用いてレジスト膜１９のマスクを形成し、ｎチャネル素
子領域ＩＮをレジスト膜１９によってマスクした後、ｐ
チャネル素子形成部ｌＰに硼素（Ｂ＋）イオンを注入し
、熱処理して高濃度なｐ＋型のソース領域およびドレイ
ン領域２０を画定する。なお、レジスト膜１９は熱処理
時には除去される。
以上が従来のＣＭＯ３半導体素子の形成方法の概要で、
このような形成方法によれば、浅い接合をもった低濃度
なｎ−型領域１５ （電界緩和層）と深い接合をもつ高
濃度なｎ＋型領領域１８設けたＬＤＤ形のｎチャネル素
子と通常構造のｐチャネル素子とからなるＣＭＯＳ半導
体素子が形成される。
このような形成方法によれば、浅い接合をもった低濃度
なｎ−型領域１５ （電界緩和層）と深い接合をもつ高
濃度なｎ＋型領領域１８設けたＬＤＤ形のｎチャネル素
子と通常構造のｐチャネル素子とからなるＣＭＯＳ半導
体素子が形成される。
ところが、この形成方法で問題となるのは、ＬＤＤ形ｎ
チャネル素子のソース領域およびドレイン領域を形成す
るために２回のフォトプロセスを適用して、２回のレジ
スト膜１４．１７のマスクを形成しなければならないこ
とである。
チャネル素子のソース領域およびドレイン領域を形成す
るために２回のフォトプロセスを適用して、２回のレジ
スト膜１４．１７のマスクを形成しなければならないこ
とである。
また、その２回のフォトプロセスを適用を避けるために
、ゲート電極を形成した後、直ちにサイドウオールを形
成し、ｐチャネル素子形成部ＩＰ上にレジスト膜１９マ
スクを形成し、燐イオンおよび砒素イオンを続けて注入
し、燐と砒素との拡散係数の差を利用して電界緩和層を
形成することが考えられる。しかし、その方法では、拡
散係数の小さい砒素が高濃度層のために適切な濃度勾配
を形成することは困難である。且つ、その他の方法とし
て、同様に初めにサイドウオールを形成し、燐イオンを
注入し後、熱処理すれば良いが、それではレジスト膜が
熱処理に耐えないために除去する必要があり、上記例と
同様に２回のフォトプロセスを適用しなければならない
。
、ゲート電極を形成した後、直ちにサイドウオールを形
成し、ｐチャネル素子形成部ＩＰ上にレジスト膜１９マ
スクを形成し、燐イオンおよび砒素イオンを続けて注入
し、燐と砒素との拡散係数の差を利用して電界緩和層を
形成することが考えられる。しかし、その方法では、拡
散係数の小さい砒素が高濃度層のために適切な濃度勾配
を形成することは困難である。且つ、その他の方法とし
て、同様に初めにサイドウオールを形成し、燐イオンを
注入し後、熱処理すれば良いが、それではレジスト膜が
熱処理に耐えないために除去する必要があり、上記例と
同様に２回のフォトプロセスを適用しなければならない
。
従って、上記のように、２回のフォトプロセスを適用す
る複雑な製造工程を採らざるを得す、この従来の製造工
程は処理工程が長くなって製造コストを上昇させ、且つ
、複雑な処理は素子の品質や歩留を低下させる原因とも
なっている。
る複雑な製造工程を採らざるを得す、この従来の製造工
程は処理工程が長くなって製造コストを上昇させ、且つ
、複雑な処理は素子の品質や歩留を低下させる原因とも
なっている。
本発明は、このような従来工程を節単化することを目的
としたＣＭＯ３半導体素子の形成方法を提案するもので
ある。
としたＣＭＯ３半導体素子の形成方法を提案するもので
ある。
［問題点を解決するための手段］
その目的は、ｎチャネル素子およびｐチャネル素子両方
のゲート絶縁膜およびゲート電極を形成した後、全面に
絶縁膜を被着する工程と、ｎチャネル素子形成部をマス
クし、ｎチャネル素子形成部の前記絶縁膜を垂直に異方
性エツチングして除去し、ゲート電極の側面にのみ前記
絶縁膜からなる側壁を残存する工程と、ｎチャネル素子
形成部上の前記絶縁膜をマスクとして、ｎチャネル素子
形成部の露出部に燐イオンを注入し熱処理して低濃度な
ｎ型のソース領域およびドレイン領域を画定し、更に、
砒素イオンを注入し熱処理して高濃度なＢ＋型のソース
領域およびドレイン領域を画定する工程と、ｎチャネル
素子形成部をマスクし、ｐチャネル素子領域に硼素系イ
オンを注入し熱処理してＰ＋型のソース領域およびドレ
イン領域を画定する工程が含まれる形成方法によって達
成される。
のゲート絶縁膜およびゲート電極を形成した後、全面に
絶縁膜を被着する工程と、ｎチャネル素子形成部をマス
クし、ｎチャネル素子形成部の前記絶縁膜を垂直に異方
性エツチングして除去し、ゲート電極の側面にのみ前記
絶縁膜からなる側壁を残存する工程と、ｎチャネル素子
形成部上の前記絶縁膜をマスクとして、ｎチャネル素子
形成部の露出部に燐イオンを注入し熱処理して低濃度な
ｎ型のソース領域およびドレイン領域を画定し、更に、
砒素イオンを注入し熱処理して高濃度なＢ＋型のソース
領域およびドレイン領域を画定する工程と、ｎチャネル
素子形成部をマスクし、ｐチャネル素子領域に硼素系イ
オンを注入し熱処理してＰ＋型のソース領域およびドレ
イン領域を画定する工程が含まれる形成方法によって達
成される。
［作用］
即ち、本発明は、ｎチャネル素子形成部のゲート電極周
囲のみにサイドウオールを形成し、ｎチャネル素子形成
部上には絶縁膜を残存させてマスクとし、拡散係数の大
きい燐をイオン注入し熱処理してｎ−型ソース、ドレイ
ン領域（電界緩和層）を形成し、次いで、拡散係数の小
さい砒素をイオン注入し熱処理してｎ＋型ソース、ドレ
イン領域を形成する。そうすれば、ｎチャネル素子形成
部上には熱処理に耐える絶縁膜マスクを被覆しているか
ら、上記のように、燐イオンの注入後に熱処理を加える
ことが可能になり、１回のフォトプロセスの適用で作成
できて、製造工程が簡単化される。
囲のみにサイドウオールを形成し、ｎチャネル素子形成
部上には絶縁膜を残存させてマスクとし、拡散係数の大
きい燐をイオン注入し熱処理してｎ−型ソース、ドレイ
ン領域（電界緩和層）を形成し、次いで、拡散係数の小
さい砒素をイオン注入し熱処理してｎ＋型ソース、ドレ
イン領域を形成する。そうすれば、ｎチャネル素子形成
部上には熱処理に耐える絶縁膜マスクを被覆しているか
ら、上記のように、燐イオンの注入後に熱処理を加える
ことが可能になり、１回のフォトプロセスの適用で作成
できて、製造工程が簡単化される。
［実施例］
以下、実施例によって図面を参照しながら説明する。
第１図（ａ）〜（ｆ）は本発明にかかるＣＭＯ３半導体
素子の形成工程順断面図を示しており、順を追って説明
する。
素子の形成工程順断面図を示しており、順を追って説明
する。
第１図（ａ）参照；従来法と同じく、公知の製法によっ
てｎ型シリコン基板１１にｐ型ウェル領域１２を形成し
、フィールド絶縁膜１３を設けた後、ゲート絶縁膜２Ｎ
、 ２Ｐ （膜厚１００〜１０００人程度）を介し堆積
チャネル素子およびｐチャネル素子両方の多結晶シリコ
ン膜（膜厚４０００人）からなるゲート電極３Ｎ、 ３
Ｐを形成する。なお、図中のＩＮはｎチャネル素子形成
部、 ＩＰはｎチャネル素子形成部である。
てｎ型シリコン基板１１にｐ型ウェル領域１２を形成し
、フィールド絶縁膜１３を設けた後、ゲート絶縁膜２Ｎ
、 ２Ｐ （膜厚１００〜１０００人程度）を介し堆積
チャネル素子およびｐチャネル素子両方の多結晶シリコ
ン膜（膜厚４０００人）からなるゲート電極３Ｎ、 ３
Ｐを形成する。なお、図中のＩＮはｎチャネル素子形成
部、 ＩＰはｎチャネル素子形成部である。
第１図（ｂｌ参照；次いで、ＣＶＤ法によって膜厚１０
００〜４０００人程度のＣＶＤ５堆積２膜からなる絶縁
膜２１を全面に被着する。
００〜４０００人程度のＣＶＤ５堆積２膜からなる絶縁
膜２１を全面に被着する。
第１図（Ｃ）参照；次いで、フォトプロセスを用いてレ
ジスト膜２２を形成し、レジスト膜２２によってｐチャ
ネル素子形成部ｔｐの絶縁膜２１をマスクした後、リア
クティブイオンエツチング（ＲＩ Ｅ）法によってｎチ
ャネル素子形成部ＩＮの絶縁膜２１を垂直に置方性エツ
チングして、ゲート電極３Ｎの周囲側面にのみ絶縁膜２
１を残こして側壁（サイドウオール）とする。
ジスト膜２２を形成し、レジスト膜２２によってｐチャ
ネル素子形成部ｔｐの絶縁膜２１をマスクした後、リア
クティブイオンエツチング（ＲＩ Ｅ）法によってｎチ
ャネル素子形成部ＩＮの絶縁膜２１を垂直に置方性エツ
チングして、ゲート電極３Ｎの周囲側面にのみ絶縁膜２
１を残こして側壁（サイドウオール）とする。
第１図（ｄ）参照；次いで、レジスト膜２２を除去し、
ｐチャネル素子形成部ＩＰに被覆した絶縁膜２１をマス
クとして、ｎチャネル素子形成部ＩＮの露出面に燐（Ｐ
＋）イオンを注入し、更に、８５０〜１０５０℃の温度
で熱処理して低濃度なｎ−型のソース領域およびドレイ
ン領域１５ （電界緩和層）を画定する。
ｐチャネル素子形成部ＩＰに被覆した絶縁膜２１をマス
クとして、ｎチャネル素子形成部ＩＮの露出面に燐（Ｐ
＋）イオンを注入し、更に、８５０〜１０５０℃の温度
で熱処理して低濃度なｎ−型のソース領域およびドレイ
ン領域１５ （電界緩和層）を画定する。
燐イオンの注入条件は加速電圧数十ＫｅＶ ＋ドーズ量
（１〜９）ＸＩＯ１３イオン／−程度である。
（１〜９）ＸＩＯ１３イオン／−程度である。
第１図（ｅｌ参照；次いで、ｐチャネル素子形成部ＩＰ
を被覆した絶縁膜２１マスクをそのままにして、同様に
ｎチャネル素子形成部ＩＮの露出面に砒素（Ａｓ” ）
イオンを注入し、更に、８５０〜１０５０℃の温度で熱
処理して高濃度なＢ＋型のソース領域およびドレイン領
域１８を画定する。砒素イオンの注入条件は加速電圧数
十ＫｅＶ ＋ドーズ量（１〜５）ＸＩＯ１５イオン／ｄ
程度である。
を被覆した絶縁膜２１マスクをそのままにして、同様に
ｎチャネル素子形成部ＩＮの露出面に砒素（Ａｓ” ）
イオンを注入し、更に、８５０〜１０５０℃の温度で熱
処理して高濃度なＢ＋型のソース領域およびドレイン領
域１８を画定する。砒素イオンの注入条件は加速電圧数
十ＫｅＶ ＋ドーズ量（１〜５）ＸＩＯ１５イオン／ｄ
程度である。
第１ 図（ｆ）参照；次いで、フォトプロセスを用いて
レジスト膜２３を形成し、ｎチャネル素子領域ＩＮをレ
ジスト膜２３によってマスクした後、ｐチャネル素子形
成部ＩＰに硼素（Ｂ＋）イオンを注入し、温度９５０〜
１０５０℃で熱処理して高濃度なｐ Ｆ型のソース領域
およびドレイン領域２０を画定する。なお、レジスト膜
２３は熱処理時には除去する。この場合、硼素イオンの
注入は絶縁膜２１を透過させておこなうため、加速電圧
は４０〜６０ ＫｅＶ （従来法では２５ ＫｅＶ程度
）、ドーズ量は１０’電オン／ ｃＡ程度になる。また
、硼素（Ｂ＋）イオンの代わりに弗化硼素イオンを注入
しても良い。且つ、このｎチャネル素子形成部１Ｆ’上
を被覆した絶縁膜２１はそのまま残存させて層間絶縁膜
として利用する。
レジスト膜２３を形成し、ｎチャネル素子領域ＩＮをレ
ジスト膜２３によってマスクした後、ｐチャネル素子形
成部ＩＰに硼素（Ｂ＋）イオンを注入し、温度９５０〜
１０５０℃で熱処理して高濃度なｐ Ｆ型のソース領域
およびドレイン領域２０を画定する。なお、レジスト膜
２３は熱処理時には除去する。この場合、硼素イオンの
注入は絶縁膜２１を透過させておこなうため、加速電圧
は４０〜６０ ＫｅＶ （従来法では２５ ＫｅＶ程度
）、ドーズ量は１０’電オン／ ｃＡ程度になる。また
、硼素（Ｂ＋）イオンの代わりに弗化硼素イオンを注入
しても良い。且つ、このｎチャネル素子形成部１Ｆ’上
を被覆した絶縁膜２１はそのまま残存させて層間絶縁膜
として利用する。
なお、この第１図（ｎで説明したｎチャネル素子形成部
のソース、ドレイン領域は工程の都合によリ、更に前工
程で形成しておいても構わない。
のソース、ドレイン領域は工程の都合によリ、更に前工
程で形成しておいても構わない。
上記が本発明にかかる形成方法の概要である。
このようなＣＭＯ３半導体素子の形成法によれば、従来
法のようなｎチャネル素子のソース・ドレインを形成す
るための２回のフォトプロセスの適用が１回のフォトプ
ロセスの適用（レジスト膜２２）のみとなり、それだけ
製造工程が簡単化されて、製造コストの低減および高品
質化が図れる。
法のようなｎチャネル素子のソース・ドレインを形成す
るための２回のフォトプロセスの適用が１回のフォトプ
ロセスの適用（レジスト膜２２）のみとなり、それだけ
製造工程が簡単化されて、製造コストの低減および高品
質化が図れる。
し発明の効果Ｊ
以上の実施例の説明から明らかなように、本発明によれ
ばＬＤＤＪｌｎチャネル素子を含むＣＭＯ８半導体素子
の形成工程が簡単になり、製造コストの低減１品質・歩
留の向上に大きく貢献するものである。
ばＬＤＤＪｌｎチャネル素子を含むＣＭＯ８半導体素子
の形成工程が簡単になり、製造コストの低減１品質・歩
留の向上に大きく貢献するものである。
第１図（ａ）〜（ｆｌは本発明にかかるＣＭＯ３素子の
形成工程順断面図、 第２図は通常のＭＯ３半導体素子の断面図、第３図はＬ
ＤＤ形ＭＯ３半導体素子の断面図、第４図（ａ）〜（「
）は従来のＣＭＯＳ素子の形成工程順断面図である。 図において、 ＩＮはｎチャネル素子形成部、 ＩＰはｐチャネル素子形成部、 ２Ｎ、 ２Ｐはゲート絶縁膜、 ３Ｎ、 ３Ｐはゲート電極、 １１はｎ型シリコン基板、 １２はｐ型ウェル領域、 １３はフィールド絶縁膜、 １５は低濃度なｎ−型のソース領域およびドレイン領域
（電界緩和層）、 １８は高濃度なｎ＋型のソース領域およびドレイン領域
、 ２０はｐ＋型のソース領域およびドレイン領域、２１は
絶縁膜（ＣＶＤＳｉＯ２膜）、 ２２、２３はレジスト膜 を示している。 ＣＩ Ｄ ｕ Ｄ ジノ Ｎ
ジノ （７第４図 従来ｙｃｒ”ｌＯｓ章’ｊｔ＋ ｆｆｈＸ’ヒ’ｉ−”
Ｉｔ 新ｆｍｒ￥Ｊ ＜’ｔｑ２）第４図
形成工程順断面図、 第２図は通常のＭＯ３半導体素子の断面図、第３図はＬ
ＤＤ形ＭＯ３半導体素子の断面図、第４図（ａ）〜（「
）は従来のＣＭＯＳ素子の形成工程順断面図である。 図において、 ＩＮはｎチャネル素子形成部、 ＩＰはｐチャネル素子形成部、 ２Ｎ、 ２Ｐはゲート絶縁膜、 ３Ｎ、 ３Ｐはゲート電極、 １１はｎ型シリコン基板、 １２はｐ型ウェル領域、 １３はフィールド絶縁膜、 １５は低濃度なｎ−型のソース領域およびドレイン領域
（電界緩和層）、 １８は高濃度なｎ＋型のソース領域およびドレイン領域
、 ２０はｐ＋型のソース領域およびドレイン領域、２１は
絶縁膜（ＣＶＤＳｉＯ２膜）、 ２２、２３はレジスト膜 を示している。 ＣＩ Ｄ ｕ Ｄ ジノ Ｎ
ジノ （７第４図 従来ｙｃｒ”ｌＯｓ章’ｊｔ＋ ｆｆｈＸ’ヒ’ｉ−”
Ｉｔ 新ｆｍｒ￥Ｊ ＜’ｔｑ２）第４図
Claims (1)
- 【特許請求の範囲】 ＣＭＯＳ半導体素子の形成方法において、ｎチャネル
素子およびｐチャネル素子両方のゲート絶縁膜およびゲ
ート電極を形成した後、全面に絶縁膜を被着する工程と
、 ｐチャネル素子形成部をマスクし、ｎチャネル素子形成
部の前記絶縁膜を垂直に異方性エッチングして除去し、
ゲート電極の側面にのみ前記絶縁膜からなる側壁を残存
する工程と、 ｐチャネル素子形成部上の前記絶縁膜をマスクとして、
ｎチャネル素子形成部の露出部に燐イオンを注入し熱処
理して低濃度なｎ型のソース領域およびドレイン領域を
画定し、更に、砒素イオンを注入し熱処理して高濃度な
ｎ＾＋型のソース領域およびドレイン領域を画定する工
程と、 ｎチャネル素子形成部をマスクし、ｐチャネル素子領域
に硼素系イオンを注入し熱処理してｐ＾＋型のソース領
域およびドレイン領域を画定する工程とが含まれてなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304888A JPH01145849A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304888A JPH01145849A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01145849A true JPH01145849A (ja) | 1989-06-07 |
Family
ID=17938488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62304888A Pending JPH01145849A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01145849A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057185A (en) * | 1995-09-08 | 2000-05-02 | Sony Corporation | Method of manufacturing semiconductor device |
| JP2003531494A (ja) * | 2000-04-12 | 2003-10-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
-
1987
- 1987-12-01 JP JP62304888A patent/JPH01145849A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057185A (en) * | 1995-09-08 | 2000-05-02 | Sony Corporation | Method of manufacturing semiconductor device |
| JP2003531494A (ja) * | 2000-04-12 | 2003-10-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
| JP4846167B2 (ja) * | 2000-04-12 | 2011-12-28 | エヌエックスピー ビー ヴィ | 半導体装置の製造方法 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040405 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050906 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050913 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060207 |