JPH0499037A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0499037A JPH0499037A JP20875290A JP20875290A JPH0499037A JP H0499037 A JPH0499037 A JP H0499037A JP 20875290 A JP20875290 A JP 20875290A JP 20875290 A JP20875290 A JP 20875290A JP H0499037 A JPH0499037 A JP H0499037A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に絶縁ゲート型電界効果トラ
ンジスタ（ＭＯＳ）ランジスタ）の形成方法に関し、 転位の増殖を防ぎながら、ソース・ドレイン拡散領域と
基板の境界がなだらかな濃度分布を持つ構造を再現性良
（形成する方法を提供して、ショートチャネル化される
ＭＯＳ）ランジスタのリーク特性の改善を図ることを目
的とし、絶縁ゲート型電界効果トランジスタを形成する
に際して、−導電型半導体基板のゲート絶縁膜で覆われ
た素子形成領域上にゲート電極を形成する工程と、次い
で該ゲート電極をマスクにして該素子形成領域に反対導
電型不純物を第１のドーズ量でイオン注入する工程と、
次いで該ゲート電極の側面に側壁を形成する工程と、次
いで該側壁を含むゲート電極をマスクにして該素子形成
領域に反対導電型不純物を該第１のドーズ量より高い第
２ドーズ量でイオン注入する工程と、次いで該ゲート電
極側面の側壁を除去する工程と、次いで該側壁の除去さ
れたゲート電極を有する素子形成領域上を絶縁膜で覆う
工程と、次いで熱処理を行って該素子形成領域に注入さ
れた反対導電型不純物を活性化する工程とを有し構成さ
れる。
ンジスタ（ＭＯＳ）ランジスタ）の形成方法に関し、 転位の増殖を防ぎながら、ソース・ドレイン拡散領域と
基板の境界がなだらかな濃度分布を持つ構造を再現性良
（形成する方法を提供して、ショートチャネル化される
ＭＯＳ）ランジスタのリーク特性の改善を図ることを目
的とし、絶縁ゲート型電界効果トランジスタを形成する
に際して、−導電型半導体基板のゲート絶縁膜で覆われ
た素子形成領域上にゲート電極を形成する工程と、次い
で該ゲート電極をマスクにして該素子形成領域に反対導
電型不純物を第１のドーズ量でイオン注入する工程と、
次いで該ゲート電極の側面に側壁を形成する工程と、次
いで該側壁を含むゲート電極をマスクにして該素子形成
領域に反対導電型不純物を該第１のドーズ量より高い第
２ドーズ量でイオン注入する工程と、次いで該ゲート電
極側面の側壁を除去する工程と、次いで該側壁の除去さ
れたゲート電極を有する素子形成領域上を絶縁膜で覆う
工程と、次いで熱処理を行って該素子形成領域に注入さ
れた反対導電型不純物を活性化する工程とを有し構成さ
れる。
本発明は半導体装置の製造方法、特に絶縁ゲート型電界
効果トランジスタ（ＭＯＳトランジスタ）の形成方法に
関する。
効果トランジスタ（ＭＯＳトランジスタ）の形成方法に
関する。
ＭＯＳトランジスタにおいては、近年の高集積化による
素子の微細化に伴って、ショートチャネル効果が問題に
なってきている。この対策として、例えばｎチャネルＭ
ＯＳ）ランジスタ（ｎ −ＭＯＳ）の場合、ソース・ド
レイン領域となるｎ＋型拡散領域とｐ型基板の境界にな
だらかな不純物の濃度分布を持たせて、電界、特にドレ
イン近傍での電界を緩和し、これによってショートチャ
ネル効果の防止がなされる。
素子の微細化に伴って、ショートチャネル効果が問題に
なってきている。この対策として、例えばｎチャネルＭ
ＯＳ）ランジスタ（ｎ −ＭＯＳ）の場合、ソース・ド
レイン領域となるｎ＋型拡散領域とｐ型基板の境界にな
だらかな不純物の濃度分布を持たせて、電界、特にドレ
イン近傍での電界を緩和し、これによってショートチャ
ネル効果の防止がなされる。
例えばｎ−ＭＯＳにおいて、ソース・ドレインとなるｎ
＋型拡散領域とｐ型基板の境界になだらかな濃度分布を
持たせる従来の技術に、以下の２種類の構造がある。
＋型拡散領域とｐ型基板の境界になだらかな濃度分布を
持たせる従来の技術に、以下の２種類の構造がある。
■ 従来のＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ ）構造この構造は第２図の模式断面図に示す
ように、ゲート電極５３をマスクにし低ドーズ量の燐（
Ｐ＋）をイオン注入しｎ−型低濃度領域５４Ｓ 、５４
Ｄを形成してソース・ドレイン近傍をｎ−化し、次いで
基板上に化学気相成長により酸化シリコン（ＳｉＯｚ）
膜を被着させ、次いで全面エツチングを行うことにより
ゲート電極５３の側壁に側壁Ｓｉｎ、膜５５を形成し、
その後この側壁ＳｉＯｘ膜５５を含むゲート電極５３を
マスクにして高ドーズ量の砒素（Ａｓ” ）をイオン注
入し、ソース・ドレイン領域５６Ｓ 、 ５６Ｄをｎ＋
化させることによって得られる。なお図中、５１はｐ型
シリコン（Ｓｉ）基板、５２はゲート酸化膜を示す。
ｒａｉｎ ）構造この構造は第２図の模式断面図に示す
ように、ゲート電極５３をマスクにし低ドーズ量の燐（
Ｐ＋）をイオン注入しｎ−型低濃度領域５４Ｓ 、５４
Ｄを形成してソース・ドレイン近傍をｎ−化し、次いで
基板上に化学気相成長により酸化シリコン（ＳｉＯｚ）
膜を被着させ、次いで全面エツチングを行うことにより
ゲート電極５３の側壁に側壁Ｓｉｎ、膜５５を形成し、
その後この側壁ＳｉＯｘ膜５５を含むゲート電極５３を
マスクにして高ドーズ量の砒素（Ａｓ” ）をイオン注
入し、ソース・ドレイン領域５６Ｓ 、 ５６Ｄをｎ＋
化させることによって得られる。なお図中、５１はｐ型
シリコン（Ｓｉ）基板、５２はゲート酸化膜を示す。
■ ＤＤＤ （Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒ
ａｉｎ ）構造この構造は、第３図の模式断面図に示す
ように、ゲート電極をマスクにして高ドーズ量でイオン
注入されるＡｓ＋に重ねて、拡散速度の速いＰ＋を低ド
ーズ量でイオン注入し、熱処理を施して、拡散速度の速
いＰをＡｓより広く拡散させ、ｎ＋型ソース・ドレイン
領域５７Ｓ、５７Ｄの外側をｎ−型低濃度領域５８Ｓ
、５８Ｄにより取り囲むことにより得られる。なお図中
、５１はｐ型シリコン（Ｓｉ）基板、５２はゲート酸化
膜を示す。
ａｉｎ ）構造この構造は、第３図の模式断面図に示す
ように、ゲート電極をマスクにして高ドーズ量でイオン
注入されるＡｓ＋に重ねて、拡散速度の速いＰ＋を低ド
ーズ量でイオン注入し、熱処理を施して、拡散速度の速
いＰをＡｓより広く拡散させ、ｎ＋型ソース・ドレイン
領域５７Ｓ、５７Ｄの外側をｎ−型低濃度領域５８Ｓ
、５８Ｄにより取り囲むことにより得られる。なお図中
、５１はｐ型シリコン（Ｓｉ）基板、５２はゲート酸化
膜を示す。
しかし■に示す従来のＬＤＤ構造においては、ゲート電
極５３の側壁に形成した側壁ＳｉＯ２膜５５のソース・
ドレイン側のエツジで、上記側壁ＳｉＯ□膜５５とＳｉ
基板５１との熱膨張係数の違いに起因する熱応力が集中
し易くなる。そのために、ソース、ドレイン等のイオン
打ち込み領域に転位網が発生したとき、続く熱処理で更
に側壁５ｉｆ２膜５５による応力が加わり、転位・が増
殖して、従来のＬＤＤ構造の問題点を示す第４図の模式
断面図に示されるように、前記転位５９がゲート電極５
３の下部にまで成長してしまう。そしてこの転位が接合
６０を横切って増殖した場合には、ソース−ドレイン間
のリーク電流が増大して素子性能が損なわれるという問
題を生ずる。（図中の各符号は第２図と同一対称物を示
している） また■に示すＤＤＤ構造は、拡散速度の速いＰを広く拡
散させるので、これにより形成されるｎ−型低濃度領域
７８Ｓ 、７８Ｄの拡がりの制御が非常に困難になり、
閾値やソース−ドレイン間耐圧が、ばらつくという問題
を生ずる。
極５３の側壁に形成した側壁ＳｉＯ２膜５５のソース・
ドレイン側のエツジで、上記側壁ＳｉＯ□膜５５とＳｉ
基板５１との熱膨張係数の違いに起因する熱応力が集中
し易くなる。そのために、ソース、ドレイン等のイオン
打ち込み領域に転位網が発生したとき、続く熱処理で更
に側壁５ｉｆ２膜５５による応力が加わり、転位・が増
殖して、従来のＬＤＤ構造の問題点を示す第４図の模式
断面図に示されるように、前記転位５９がゲート電極５
３の下部にまで成長してしまう。そしてこの転位が接合
６０を横切って増殖した場合には、ソース−ドレイン間
のリーク電流が増大して素子性能が損なわれるという問
題を生ずる。（図中の各符号は第２図と同一対称物を示
している） また■に示すＤＤＤ構造は、拡散速度の速いＰを広く拡
散させるので、これにより形成されるｎ−型低濃度領域
７８Ｓ 、７８Ｄの拡がりの制御が非常に困難になり、
閾値やソース−ドレイン間耐圧が、ばらつくという問題
を生ずる。
そこで本発明は、転位の増殖を防ぎながら、ソース・ド
レイン拡散領域と基板の境界がなだらかな濃度分布を持
つ構造を再現性良く形成する方法を提供して、ショート
チャネル化されるＭＯＳトランジスタのリーク特性の改
善を図ることを目的とする。
レイン拡散領域と基板の境界がなだらかな濃度分布を持
つ構造を再現性良く形成する方法を提供して、ショート
チャネル化されるＭＯＳトランジスタのリーク特性の改
善を図ることを目的とする。
上記課題は、絶縁ゲート型電界効果トランジスタを形成
するに際して、−導電型半導体基板のゲート絶縁膜で覆
われた素子形成領域上にゲート電極を形成する工程と、
次いで、該ゲート電極をマスクにして該素子形成領域に
反対導電型不純物を第１のドーズ量でイオン注入する工
程と、次いで、該ゲート電極の側面に側壁を形成する工
程と、次いで、該側壁を含むゲート電極をマスクにして
該素子形成領域に反対導電型不純物を該第１のドーズ量
より高い第２ドーズ量でイオン注入する工程と、次いで
、該ゲート電極側面の側壁を除去する工程と、次いで、
該側壁の除去されたゲート電極を有する素子形成領域上
を絶縁膜で覆う工程と、次いで、熱処理を行って該素子
形成領域に注入された反対導電型不純物を活性化する工
程とを有する本発明による半導体装置の製造方法により
解決される。
するに際して、−導電型半導体基板のゲート絶縁膜で覆
われた素子形成領域上にゲート電極を形成する工程と、
次いで、該ゲート電極をマスクにして該素子形成領域に
反対導電型不純物を第１のドーズ量でイオン注入する工
程と、次いで、該ゲート電極の側面に側壁を形成する工
程と、次いで、該側壁を含むゲート電極をマスクにして
該素子形成領域に反対導電型不純物を該第１のドーズ量
より高い第２ドーズ量でイオン注入する工程と、次いで
、該ゲート電極側面の側壁を除去する工程と、次いで、
該側壁の除去されたゲート電極を有する素子形成領域上
を絶縁膜で覆う工程と、次いで、熱処理を行って該素子
形成領域に注入された反対導電型不純物を活性化する工
程とを有する本発明による半導体装置の製造方法により
解決される。
即ち本発明の方法においては、ゲート電極そのものをマ
スクにして低濃度のオフセット領域形成用不純物の低ド
ーズ量のイオン注入を行う工程と、次いでゲート電極の
側面に例えば５ｉＯｚ膜からなる側壁を形成し、この側
壁を含むゲート電極をマスクにして高濃度ソース・ドレ
イン形成用不純物の高ドーズ量のイオン注入を行う工程
とを従来通り行った後、上記注入不純物を活性化するた
めの高温熱処理を、ゲート電極側面の側壁を除去した後
に、基板面を不純物の外方拡散防止用の−様な厚さの絶
縁膜で覆った状態で行う。
スクにして低濃度のオフセット領域形成用不純物の低ド
ーズ量のイオン注入を行う工程と、次いでゲート電極の
側面に例えば５ｉＯｚ膜からなる側壁を形成し、この側
壁を含むゲート電極をマスクにして高濃度ソース・ドレ
イン形成用不純物の高ドーズ量のイオン注入を行う工程
とを従来通り行った後、上記注入不純物を活性化するた
めの高温熱処理を、ゲート電極側面の側壁を除去した後
に、基板面を不純物の外方拡散防止用の−様な厚さの絶
縁膜で覆った状態で行う。
そのため上記高温活性化熱処理に際して、絶縁膜とＳｉ
基板との熱膨張係数の差によって生ずる応力はイオン注
入領域の全面に分散して生じ、従来の５ｉＯｚ膜からな
る側壁の端部のように１個所に集中することがない。従
って、上記活性化熱処理に際して、イオン注入領域面の
各部に加わる応力は微小化されるので、この応力によっ
て新たに発生する転位は大幅に減少すると同時に、不純
物のイオン注入によってイオン注入領域に生じた微小転
位の転位網が、ソース・ドレイン接合を横切って増殖す
ることも防止される。
基板との熱膨張係数の差によって生ずる応力はイオン注
入領域の全面に分散して生じ、従来の５ｉＯｚ膜からな
る側壁の端部のように１個所に集中することがない。従
って、上記活性化熱処理に際して、イオン注入領域面の
各部に加わる応力は微小化されるので、この応力によっ
て新たに発生する転位は大幅に減少すると同時に、不純
物のイオン注入によってイオン注入領域に生じた微小転
位の転位網が、ソース・ドレイン接合を横切って増殖す
ることも防止される。
かくて、ソース−ドレイン間のリーク特性の大幅な改善
が可能になる。
が可能になる。
以下本発明を、第１図（ａ）〜げ）に示す工程断面図を
参照し、一実施例について具体的に説明する。
参照し、一実施例について具体的に説明する。
第１図（ａ）参照
本発明の方法によりＬＤＤ構造のショートチャネルＭＯ
Ｓトランジスタを形成するに際しては、通常通り、例え
ばｐ−型Ｓｉ基板ｌの、フィールド酸化膜２及びその下
部のｐ型チャネルストッパ３によって分離表出された素
子形成領域４面に、例えば熱酸化により厚さ３００人程
０のゲート酸化膜５を形成した後、この基板上にＣＶＤ
法によりゲート電極材料である例えば厚さ４０００Ａ程
度の多結晶Ｓｉ層を形成し、この多結晶Ｓｉ層に燐を拡
散させて導電性を付与した後、通常のフォトリソグラフ
ィ技術によりパターニングを行って、前記ゲート酸化膜
５上に上記多結晶Ｓｉよりなり基板面に対して垂直な側
壁面を持つゲート電極６を形成する。
Ｓトランジスタを形成するに際しては、通常通り、例え
ばｐ−型Ｓｉ基板ｌの、フィールド酸化膜２及びその下
部のｐ型チャネルストッパ３によって分離表出された素
子形成領域４面に、例えば熱酸化により厚さ３００人程
０のゲート酸化膜５を形成した後、この基板上にＣＶＤ
法によりゲート電極材料である例えば厚さ４０００Ａ程
度の多結晶Ｓｉ層を形成し、この多結晶Ｓｉ層に燐を拡
散させて導電性を付与した後、通常のフォトリソグラフ
ィ技術によりパターニングを行って、前記ゲート酸化膜
５上に上記多結晶Ｓｉよりなり基板面に対して垂直な側
壁面を持つゲート電極６を形成する。
第１図（ｂｌ参照
次いで、上記ゲート電極６をマスクにして素子形成領域
４に、低濃度オフセット領域形成用の燐（Ｐ＋）を例え
ば加速エネルギー： ６０ＫｅＶ、ドーズ量： Ｉ Ｘ
１０”〜ｌ Ｘ １０１４ｃｍ−２の条件でイオン注
入する。１０７は低濃度Ｐ＋注入領域を示す。
４に、低濃度オフセット領域形成用の燐（Ｐ＋）を例え
ば加速エネルギー： ６０ＫｅＶ、ドーズ量： Ｉ Ｘ
１０”〜ｌ Ｘ １０１４ｃｍ−２の条件でイオン注
入する。１０７は低濃度Ｐ＋注入領域を示す。
第１図（Ｃ）参照
次いで、上記基板の全面上に、通常の化学気相成長（Ｃ
ＶＤ）法を用い、４００〜５θＯ℃程度の低温で厚さ３
０００人程度０ＣＶＤ−５ｉＯｚ膜を形成し、次いで弗
素系のガス例えばＣＨＦ ｓを用いる反応性イオンエツ
チング等の異方性ドライエツチング手段により上記ＣＶ
Ｄ−３ｉＯｚ膜の全面エツチングを行って、ゲート電極
６の側面に厚さ３０００人程度０ＳｉＯｚ膜側壁８を残
留形成せしめる。なおこの際、表出領域のゲート酸化膜
５はオーバエツチングによりほぼ完全に除去される。
ＶＤ）法を用い、４００〜５θＯ℃程度の低温で厚さ３
０００人程度０ＣＶＤ−５ｉＯｚ膜を形成し、次いで弗
素系のガス例えばＣＨＦ ｓを用いる反応性イオンエツ
チング等の異方性ドライエツチング手段により上記ＣＶ
Ｄ−３ｉＯｚ膜の全面エツチングを行って、ゲート電極
６の側面に厚さ３０００人程度０ＳｉＯｚ膜側壁８を残
留形成せしめる。なおこの際、表出領域のゲート酸化膜
５はオーバエツチングによりほぼ完全に除去される。
第１図（ｄ）参照
次いでこの基板上に４００〜５００℃程度の低温で厚さ
３００〜５００人程度のイオエソチャネリング防止用Ｃ
ＶＤ−３ｉＯｚ膜９を形成した後、前記５ｉｆｔ膜側壁
８を含むゲート電極６をマスクにして素子形成領域４内
に、例えば加速エネルギー： ７０ＫｅＶ、ドーズ量：
４ ＸＩＯ”ｃｍ−”程度の条件で砒素（Ａｓ”）を
高濃度にイオン注入する。１１０は高濃度Ａｓ＋注入領
域を示す。
３００〜５００人程度のイオエソチャネリング防止用Ｃ
ＶＤ−３ｉＯｚ膜９を形成した後、前記５ｉｆｔ膜側壁
８を含むゲート電極６をマスクにして素子形成領域４内
に、例えば加速エネルギー： ７０ＫｅＶ、ドーズ量：
４ ＸＩＯ”ｃｍ−”程度の条件で砒素（Ａｓ”）を
高濃度にイオン注入する。１１０は高濃度Ａｓ＋注入領
域を示す。
なお、ここまでは従来の工程と同様である。
第１図（ｅ）参照
次いで、例えば７％の弗酸（ＨＦ）溶液で例えば１分間
ウェットエツチングを行い、前記チャネリング防止用Ｃ
ＶＤ−３ｉＯｔ膜９とＳｉｎ、腹側壁８を除去する。
ウェットエツチングを行い、前記チャネリング防止用Ｃ
ＶＤ−３ｉＯｔ膜９とＳｉｎ、腹側壁８を除去する。
なおこの際、フィールド酸化膜２が薄くなるのを防ぐた
めにフィールド酸化膜２上に図示のようなレジストマス
ク１１を形成することが望ましい。
めにフィールド酸化膜２上に図示のようなレジストマス
ク１１を形成することが望ましい。
なおまた、側壁５ｉｆｔ膜８の除去は等方性のドライエ
ツチングでも行えるが、基板面に及ぼすダメージを減少
せしめるために、前記ウェットエツチングの方が望まし
い。
ツチングでも行えるが、基板面に及ぼすダメージを減少
せしめるために、前記ウェットエツチングの方が望まし
い。
第１図げ）参照
次いで、この基板の全面上に例えば反応ガスに（ＳｉＨ
４＋ＮｔＯ）等を用いる通常（７） ＣＶＤ法により４
００〜５００℃程度の低温で厚さ１０００人程度０外方
拡散阻止用ＣＶＤ−３ｉｆｔ膜１２を形成した後、不活
性ガス中において９００℃、２０分程度の高温アニール
処理を施し、前記低濃度Ｐ＋注入領域１０７のＰ＋及び
高濃度Ａｓ＋注入領域１１０のＡｓ＋を活性化して、ｎ
−型低濃度オフセット領域７Ｓ、７Ｄ及びｎ＋＋高濃度
ソース領域１０Ｓ 、 ｎ＋型嵩高濃度ドレイン領域１
０Ｄ形成する。
４＋ＮｔＯ）等を用いる通常（７） ＣＶＤ法により４
００〜５００℃程度の低温で厚さ１０００人程度０外方
拡散阻止用ＣＶＤ−３ｉｆｔ膜１２を形成した後、不活
性ガス中において９００℃、２０分程度の高温アニール
処理を施し、前記低濃度Ｐ＋注入領域１０７のＰ＋及び
高濃度Ａｓ＋注入領域１１０のＡｓ＋を活性化して、ｎ
−型低濃度オフセット領域７Ｓ、７Ｄ及びｎ＋＋高濃度
ソース領域１０Ｓ 、 ｎ＋型嵩高濃度ドレイン領域１
０Ｄ形成する。
以上の工程によって、従来のＬＤＤ構造と同様にソース
・ドレイン拡散領域とゲート電極下部の基板との境界が
なだらかな濃度分布を持ち、その部分での電界、殊にド
レイン近傍での電界が緩和されるショートチャネルＭＯ
３）ランジスタが再現性良く形成される。
・ドレイン拡散領域とゲート電極下部の基板との境界が
なだらかな濃度分布を持ち、その部分での電界、殊にド
レイン近傍での電界が緩和されるショートチャネルＭＯ
３）ランジスタが再現性良く形成される。
また、この実施例に示されるように、本発明の方法にお
いては、不純物イオン注入領域の高温活性化アニール処
理が、ゲート電極６の側壁の５ｉＯｚ膜８が除去され、
イオン注入領域１０７．１１０上が一様な厚さを有する
外方拡散阻止用ＣＶＤ−３ｉＯｚ膜１２で覆われた状態
で行われるので、Ｓｉｎ、膜とＳｉ基板との熱膨張係数
の差によって生ずる応力は、外方拡散阻止用ＣＶＤ−３
ｉＯｔ膜１２とイオン注入領域１０７．１１０との界面
全面に一様に分散して生じ、従来の側壁ＳｉＯ□膜端部
のように１個所に集中することがない。従って、上記活
性化熱処理に際して、イオン注入領域面の各部に加わる
応力は微小化されるので、この応力によって、新たに発
生する転位は大幅に減少すると同時に、不純物のイオン
注入によってイオン注入領域に生じた微小転位の転位網
の増殖も抑えられ、顕微鏡観察の結果により、ソース・
ドレイン接合を横切って増殖する転位の数が、従来に比
べ大幅に減少することが確認されている。
いては、不純物イオン注入領域の高温活性化アニール処
理が、ゲート電極６の側壁の５ｉＯｚ膜８が除去され、
イオン注入領域１０７．１１０上が一様な厚さを有する
外方拡散阻止用ＣＶＤ−３ｉＯｚ膜１２で覆われた状態
で行われるので、Ｓｉｎ、膜とＳｉ基板との熱膨張係数
の差によって生ずる応力は、外方拡散阻止用ＣＶＤ−３
ｉＯｔ膜１２とイオン注入領域１０７．１１０との界面
全面に一様に分散して生じ、従来の側壁ＳｉＯ□膜端部
のように１個所に集中することがない。従って、上記活
性化熱処理に際して、イオン注入領域面の各部に加わる
応力は微小化されるので、この応力によって、新たに発
生する転位は大幅に減少すると同時に、不純物のイオン
注入によってイオン注入領域に生じた微小転位の転位網
の増殖も抑えられ、顕微鏡観察の結果により、ソース・
ドレイン接合を横切って増殖する転位の数が、従来に比
べ大幅に減少することが確認されている。
以上説明したように本発明によれば、ＬＤＤ構造のＭＯ
Ｓトランジスタのソース−ドレイン間リーク電流を大幅
に軽減できる。
Ｓトランジスタのソース−ドレイン間リーク電流を大幅
に軽減できる。
従って本発明は、ショートチャネル化されたＬＤＤ素子
を用いるＬＳＩ等の性能及び信゛頼性向上に有効である
。
を用いるＬＳＩ等の性能及び信゛頼性向上に有効である
。
第１図（ａ）〜げ）は本発明の方法の一実施例の工程断
面図、 第２図は従来のＬＤＤ構造の模式側断面図、第３図はＤ
ＤＤ構造の模式側断面図、 第４図は従来のＬＤＤ構造の問題点を示す模式側断面で
ある。 図において、 １はｐ−型Ｓｉ基板、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４は素子形成領域、 ５はゲート酸化膜、 ６はゲート電極、 ７Ｓ、７Ｄはｎ−型低濃度オフセット領域、８は５ｉＯ
ｚ膜側壁、 ９はチャネルリング防止用ＣＣＶＤ−３ｔｏ膜、１０Ｓ
はｎ＋型高濃度ソース領域、 １０Ｄはｎ＋型高濃度ドレイン領域、 １１はレジストマスク、 １２は外方拡散阻止用ＣＶＤ−３ｉｏ□膜、１０７は低
濃度Ｐ＋注入領域、 １１０は高濃度Ａｓ＋注入領域 を示す。 ン李≦２硬う日月ｆ）加入〇−９じ俯ダＩ／）工ぜｄず
ｎ力）旧１１記 （ｙＴ／′）２） 叢１記 （！ｆ） ７ ） 艷すＬ９９構造θ問題点Σ示す硬θ止旧惰 牛 ｌ
面図、 第２図は従来のＬＤＤ構造の模式側断面図、第３図はＤ
ＤＤ構造の模式側断面図、 第４図は従来のＬＤＤ構造の問題点を示す模式側断面で
ある。 図において、 １はｐ−型Ｓｉ基板、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４は素子形成領域、 ５はゲート酸化膜、 ６はゲート電極、 ７Ｓ、７Ｄはｎ−型低濃度オフセット領域、８は５ｉＯ
ｚ膜側壁、 ９はチャネルリング防止用ＣＣＶＤ−３ｔｏ膜、１０Ｓ
はｎ＋型高濃度ソース領域、 １０Ｄはｎ＋型高濃度ドレイン領域、 １１はレジストマスク、 １２は外方拡散阻止用ＣＶＤ−３ｉｏ□膜、１０７は低
濃度Ｐ＋注入領域、 １１０は高濃度Ａｓ＋注入領域 を示す。 ン李≦２硬う日月ｆ）加入〇−９じ俯ダＩ／）工ぜｄず
ｎ力）旧１１記 （ｙＴ／′）２） 叢１記 （！ｆ） ７ ） 艷すＬ９９構造θ問題点Σ示す硬θ止旧惰 牛 ｌ
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタを形成するに際
して、 一導電型半導体基板のゲート絶縁膜で覆われた素子形成
領域上にゲート電極を形成する工程と、次いで、該ゲー
ト電極をマスクにして該素子形成領域に反対導電型不純
物を第１のドーズ量でイオン注入する工程と、 次いで、該ゲート電極の側面に側壁を形成する工程と、 次いで、該側壁を含むゲート電極をマスクにして該素子
形成領域に反対導電型不純物を該第１のドーズ量より高
い第２ドーズ量でイオン注入する工程と、 次いで、該ゲート電極側面の側壁を除去する工程と、 次いで、該側壁の除去されたゲート電極を有する素子形
成領域上を絶縁膜で覆う工程と、 次いで、熱処理を行って該素子形成領域に注入された反
対導電型不純物を活性化する工程とを有することを特徴
とする半導体装置の製造方法。 ２、前記ゲート電極側面の側壁が酸化シリコンからなり
、該側壁の除去が弗酸によるウェットエッチングにより
なされることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20875290A JPH0499037A (ja) | 1990-08-06 | 1990-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20875290A JPH0499037A (ja) | 1990-08-06 | 1990-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499037A true JPH0499037A (ja) | 1992-03-31 |
Family
ID=16561496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20875290A Pending JPH0499037A (ja) | 1990-08-06 | 1990-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499037A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| US6841459B2 (en) | 2002-05-17 | 2005-01-11 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| JP2007324620A (ja) * | 2007-08-06 | 2007-12-13 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009182336A (ja) * | 2009-03-31 | 2009-08-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| WO2010103687A1 (ja) * | 2009-03-09 | 2010-09-16 | 株式会社 東芝 | 半導体装置およびその製造方法 |
| JP2010267992A (ja) * | 2010-07-21 | 2010-11-25 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US7960281B2 (en) | 2002-11-20 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| CN108109922A (zh) * | 2017-12-19 | 2018-06-01 | 武汉新芯集成电路制造有限公司 | 一种降低mos管应力效应的方法 |
-
1990
- 1990-08-06 JP JP20875290A patent/JPH0499037A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| US6841459B2 (en) | 2002-05-17 | 2005-01-11 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| US9209191B2 (en) | 2002-11-20 | 2015-12-08 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9847417B2 (en) | 2002-11-20 | 2017-12-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9614081B2 (en) | 2002-11-20 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US7960281B2 (en) | 2002-11-20 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9412867B2 (en) | 2002-11-20 | 2016-08-09 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8372747B2 (en) | 2002-11-20 | 2013-02-12 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8586475B2 (en) | 2002-11-20 | 2013-11-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8809186B2 (en) | 2002-11-20 | 2014-08-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| JP2007324620A (ja) * | 2007-08-06 | 2007-12-13 | Toshiba Corp | 半導体装置の製造方法 |
| JP4568308B2 (ja) * | 2007-08-06 | 2010-10-27 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2010103687A1 (ja) * | 2009-03-09 | 2010-09-16 | 株式会社 東芝 | 半導体装置およびその製造方法 |
| JP2012099510A (ja) * | 2009-03-09 | 2012-05-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009182336A (ja) * | 2009-03-31 | 2009-08-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010267992A (ja) * | 2010-07-21 | 2010-11-25 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN108109922A (zh) * | 2017-12-19 | 2018-06-01 | 武汉新芯集成电路制造有限公司 | 一种降低mos管应力效应的方法 |
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