JPH03229427A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH03229427A JPH03229427A JP2542490A JP2542490A JPH03229427A JP H03229427 A JPH03229427 A JP H03229427A JP 2542490 A JP2542490 A JP 2542490A JP 2542490 A JP2542490 A JP 2542490A JP H03229427 A JPH03229427 A JP H03229427A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000010438 heat treatment Methods 0.000 claims abstract description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 11
- 238000001947 vapour-phase growth Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 11
- 239000011574 phosphorus Substances 0.000 abstract description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 5
- 238000001312 dry etching Methods 0.000 abstract description 3
- 239000011261 inert gas Substances 0.000 abstract description 3
- 238000000927 vapour-phase epitaxy Methods 0.000 abstract description 3
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000012299 nitrogen atmosphere Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 10
- 229910001873 dinitrogen Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- -1 arsenic ions Chemical class 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のトランジスタを備えたＭＯＳ型半導
体装置の製造方法に関するものである。
Ｄｒａｉｎ）構造のトランジスタを備えたＭＯＳ型半導
体装置の製造方法に関するものである。
従来の技術
半導体装置の高集積化の進展に伴い、半導体素子が微細
化され、トランジスタの実効チャンネル長も短くなって
きた。この微細化にともなって半導体装置内部に生じる
高電界が電子の離脱現象を引き起こし、そのときに発生
する高エネルギーをもった電子及び正孔がゲート絶縁膜
に注入もしくは捕獲され、半導体装置特性の劣化を生じ
るホントキャリア効果という問題が顕著になりつつある
。最近ではこの問題を解決するためトランジスタ近傍の
不純物濃度を制御することにより高電界を緩和するＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造のＭＯ３型トランジスタか用いられるようになって
きた。
化され、トランジスタの実効チャンネル長も短くなって
きた。この微細化にともなって半導体装置内部に生じる
高電界が電子の離脱現象を引き起こし、そのときに発生
する高エネルギーをもった電子及び正孔がゲート絶縁膜
に注入もしくは捕獲され、半導体装置特性の劣化を生じ
るホントキャリア効果という問題が顕著になりつつある
。最近ではこの問題を解決するためトランジスタ近傍の
不純物濃度を制御することにより高電界を緩和するＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造のＭＯ３型トランジスタか用いられるようになって
きた。
以下に、従来技術の一例としてＬＤＤ構造のＭＯＳ型半
導体装置の製造方法について第２図に示した断面図を参
照して説明する。以下工程順に説明する。
導体装置の製造方法について第２図に示した断面図を参
照して説明する。以下工程順に説明する。
まず、Ｐ型半導体基板１上に周知の方法によりＬＯＣＯ
３酸化膜２を形成する（第２図（ａ））。
３酸化膜２を形成する（第２図（ａ））。
次にＰ型半導体基板１を酸化してゲート酸化膜３を形成
し、ゲート酸化膜３上に多結晶シリコンゲート４を形成
する。（第２図（ｂ））この後、燐を例えば加速電圧５
０ＫｅＶ、注入量３ Ｘ １０ ＋３／ａｄのイオン注
入を行いリン拡散層５を形成する（第２図（Ｃ））。
し、ゲート酸化膜３上に多結晶シリコンゲート４を形成
する。（第２図（ｂ））この後、燐を例えば加速電圧５
０ＫｅＶ、注入量３ Ｘ １０ ＋３／ａｄのイオン注
入を行いリン拡散層５を形成する（第２図（Ｃ））。
その上に例えばテトラエチルオルトシリケートＳ ｉ
（ＯＣ２Ｈ５） ４と酸素の混合ガスを用いて酸化珪
素膜６（以下ＴＥＯ３酸化膜と呼ぶ）を堆積する（第２
図（ｄ））。
（ＯＣ２Ｈ５） ４と酸素の混合ガスを用いて酸化珪
素膜６（以下ＴＥＯ３酸化膜と呼ぶ）を堆積する（第２
図（ｄ））。
この後、例えばＣＨＦ ３と０２ガスを用いたりアクテ
ィブイオンエツチング技術によりＴＥＯ５Ｑ化膜６をエ
ツチングして多結晶／リコンゲート４の側壁にＴＥＯ５
酸化膜６を残しＬＤＤサイドウオールを形成する。次に
砒素を例えば加速電圧３０ＫｅＶ、注入量２×１０１５
／ａＩｒのイオン注入を行い砒素拡散層７を形成する。
ィブイオンエツチング技術によりＴＥＯ５Ｑ化膜６をエ
ツチングして多結晶／リコンゲート４の側壁にＴＥＯ５
酸化膜６を残しＬＤＤサイドウオールを形成する。次に
砒素を例えば加速電圧３０ＫｅＶ、注入量２×１０１５
／ａＩｒのイオン注入を行い砒素拡散層７を形成する。
次に窒素ガス中で９００℃、３０分間の熱処理を行いＰ
型半導体基板１中にイオン注入した燐と砒素を活性化さ
せる（第２図（ｅ））。
型半導体基板１中にイオン注入した燐と砒素を活性化さ
せる（第２図（ｅ））。
この後、層間絶縁膜８、コンタクト穴９、Ａ１配線１０
を形成してＭＯＳ型半導体装置が完成する（第２図げ）
）。
を形成してＭＯＳ型半導体装置が完成する（第２図げ）
）。
発明が解決しようとする課題
しかしながら上記従来のＭＯＳ型半導体装置の製造方法
ではＬＤＤサイドウオール形成後イオン注入した不純物
を活性化させるため窒素中において熱処理を行うが、こ
の際にＴＥＯ５酸化膜６から成るＬＤＤサイドウオール
が収縮し、ＬＤＤサイドウオールの底部、特にＬＤＤサ
イドウオールのエツジ底部のＰ型半導体基板１に応力か
集中するためにＰ型半導体基板１内に結晶欠陥が発生し
、リン拡散層５とＰ型半導体基板１間のリーク電流か増
大するなとＭＯ５型トランジスタの特性に重大な悪影響
を及ぼすという問題かあった。
ではＬＤＤサイドウオール形成後イオン注入した不純物
を活性化させるため窒素中において熱処理を行うが、こ
の際にＴＥＯ５酸化膜６から成るＬＤＤサイドウオール
が収縮し、ＬＤＤサイドウオールの底部、特にＬＤＤサ
イドウオールのエツジ底部のＰ型半導体基板１に応力か
集中するためにＰ型半導体基板１内に結晶欠陥が発生し
、リン拡散層５とＰ型半導体基板１間のリーク電流か増
大するなとＭＯ５型トランジスタの特性に重大な悪影響
を及ぼすという問題かあった。
本発明は上記従来の問題を解決するもので半導体基板の
結晶欠陥を防ぎ信頼性の高いＭＯＳ型半導体装置の製造
方法を提供するものである。
結晶欠陥を防ぎ信頼性の高いＭＯＳ型半導体装置の製造
方法を提供するものである。
課題を解決するための手段
上記の問題を解決するため、本発明では半導体基板上に
ゲート配線を形成する工程と前記ゲート配線をマスクに
して前記半導体基板に不純物元素をイオン注入する工程
と、気相成長法により酸化珪素膜を成長する工程と、前
記酸化珪素膜に第１の熱処理を施す工程と前記酸化珪素
膜をエツチングし上記ゲート配線の側壁に前記酸化珪素
膜を残す工程と前記ゲート配線および前記酸化珪素膜を
マスクにして上記半導体基板上に不純物元素をイオン注
入する工程と、第２の熱処理を施し前記イオン注入した
不純物元素を活性化させる工程とを有している。
ゲート配線を形成する工程と前記ゲート配線をマスクに
して前記半導体基板に不純物元素をイオン注入する工程
と、気相成長法により酸化珪素膜を成長する工程と、前
記酸化珪素膜に第１の熱処理を施す工程と前記酸化珪素
膜をエツチングし上記ゲート配線の側壁に前記酸化珪素
膜を残す工程と前記ゲート配線および前記酸化珪素膜を
マスクにして上記半導体基板上に不純物元素をイオン注
入する工程と、第２の熱処理を施し前記イオン注入した
不純物元素を活性化させる工程とを有している。
作用
上記構成によれば、気相成長法により酸化珪素膜を形成
した後、ドライエツチングによりＬＤＤサイドウオール
へと加工する前に窒素ガスもしくはアルゴンガスなどの
不活性ガス中で第１の熱処理を施すため半導体基板全面
にわたって均等に収縮する。従って、ドライエツチング
によりＬＤＤサイドウオール形成後もＬＤＤサイドウオ
ールエツジ部などＰ型半導体基板に局所的に応力が集中
することがない。さらにイオン注入した不純物元素を活
性化させるために窒素ガスもしくはアルゴンガスなどの
不活性ガス中で第２の熱処理を施しても、既に第１の熱
処理を施しているため酸化珪素膜はほとんど収縮せず新
たに応力が発生することもない。
した後、ドライエツチングによりＬＤＤサイドウオール
へと加工する前に窒素ガスもしくはアルゴンガスなどの
不活性ガス中で第１の熱処理を施すため半導体基板全面
にわたって均等に収縮する。従って、ドライエツチング
によりＬＤＤサイドウオール形成後もＬＤＤサイドウオ
ールエツジ部などＰ型半導体基板に局所的に応力が集中
することがない。さらにイオン注入した不純物元素を活
性化させるために窒素ガスもしくはアルゴンガスなどの
不活性ガス中で第２の熱処理を施しても、既に第１の熱
処理を施しているため酸化珪素膜はほとんど収縮せず新
たに応力が発生することもない。
このようにしてＬＤＤサイドウオールの収縮による応力
集中に起因した半導体基板内の結晶欠陥の発生が防止で
き、リーク電流等のない信頼性の高いＭＯＳ型半導体装
置か形成される。
集中に起因した半導体基板内の結晶欠陥の発生が防止で
き、リーク電流等のない信頼性の高いＭＯＳ型半導体装
置か形成される。
実施例
以下に、本発明のＭＯＳ型半導体装置の製造方法につい
て第１図に示した断面図を参照して詳細に説明する。以
下工程順に説明する。
て第１図に示した断面図を参照して詳細に説明する。以
下工程順に説明する。
Ｐ型半導体基板２１上に周知の方法によりＬＯＣＯ８酸
化膜２２を形成する（第１図（ａ））。
化膜２２を形成する（第１図（ａ））。
次にＰ型半導体基板２１を酸化してゲート酸化膜２３を
形成し、ゲート酸化膜２３上に多結晶ノリコンゲート２
４を形成する（第１図（ｂｌ）。
形成し、ゲート酸化膜２３上に多結晶ノリコンゲート２
４を形成する（第１図（ｂｌ）。
この後、例えば加速電圧３０ＫｅＶで注入量３×１０１
３／Ｃｉの条件で燐をイオン注入し、リン拡散層２５を
形成する（第１図（Ｃ））。
３／Ｃｉの条件で燐をイオン注入し、リン拡散層２５を
形成する（第１図（Ｃ））。
次に、例えばテトラエチルオルトノリケートＳ ｉ
（ＯＣ２Ｈ３）４ と０２の混合ガスを用いて温度７１
０℃、圧力０．６Ｔｏｒｒの成長条件で減圧気相成長法
によりＣＶＤ酸化珪素膜（ＴＥＯ３酸化膜）を形成する
（第１図（ｄ））。
（ＯＣ２Ｈ３）４ と０２の混合ガスを用いて温度７１
０℃、圧力０．６Ｔｏｒｒの成長条件で減圧気相成長法
によりＣＶＤ酸化珪素膜（ＴＥＯ３酸化膜）を形成する
（第１図（ｄ））。
次に、熱処理炉において窒素ガス雰囲気中で、９００℃
、３０分間の第１の熱処理を施しＴＥＯ３酸化膜を焼き
しめて緻密化させる。この後、例えばＣＨＦ３ と０２
ガスを用いたアクティブイオンエツチング技術を用いて
ＴＥＯ３酸化膜を工、チングして多結晶ノリコンゲート
２４の側壁にサイドウオールを形成する。次に砒素を例
えば加速電圧３０ＫｅＶで注入量２Ｘ１０１５／ｃ＋Ｉ
ｌのイオン注入を行い砒素拡散層２７を形成する。次に
窒素ガス中で９００℃、３０分間の第２の熱処理を行い
上記イオン注入した砒素を活性化させる（第１図（ｅ）
）。
、３０分間の第１の熱処理を施しＴＥＯ３酸化膜を焼き
しめて緻密化させる。この後、例えばＣＨＦ３ と０２
ガスを用いたアクティブイオンエツチング技術を用いて
ＴＥＯ３酸化膜を工、チングして多結晶ノリコンゲート
２４の側壁にサイドウオールを形成する。次に砒素を例
えば加速電圧３０ＫｅＶで注入量２Ｘ１０１５／ｃ＋Ｉ
ｌのイオン注入を行い砒素拡散層２７を形成する。次に
窒素ガス中で９００℃、３０分間の第２の熱処理を行い
上記イオン注入した砒素を活性化させる（第１図（ｅ）
）。
この後、酸化珪素膜から成る層間絶縁膜２８゜コンタク
ト穴２９．Ａｊ！配線３０を形成してＭＯＳ型半導体装
置が完成する（第１図げ））。
ト穴２９．Ａｊ！配線３０を形成してＭＯＳ型半導体装
置が完成する（第１図げ））。
上記ＭＯＳ型半導体装置の製造方法によれば減圧気相成
長法によりＴＥＯＳ酸化膜を形成した後、リアクティブ
イオンエツチングによりＴＥＯ３酸化膜をＬＤＤサイド
ウオールへと加工する前に窒素ガス中で９００℃、３０
分間の熱処理を施すためＴＥＯ８酸化膜は半導体基板全
面にわたって均等に２．０％程度収縮して緻密化する。
長法によりＴＥＯＳ酸化膜を形成した後、リアクティブ
イオンエツチングによりＴＥＯ３酸化膜をＬＤＤサイド
ウオールへと加工する前に窒素ガス中で９００℃、３０
分間の熱処理を施すためＴＥＯ８酸化膜は半導体基板全
面にわたって均等に２．０％程度収縮して緻密化する。
従って、ＣＨＦ ３ と０２ガスを用いたりアクティブ
イオンエツチングによりＴＥＯ８酸化膜をＬＤＤサイド
ウオールに加工後もＬＤＤサイドウオールのエツジ部な
とＰ型半導体基板の局所的に応力が集中することがない
。さらにイオン注入した砒素を活性化させるために窒素
ガス中で第２の９００℃、３０分間の熱処理を施しても
、既に９００℃、３０分間の第１の熱処理を施している
ためＴＥＯ８酸化膜の膜収縮は０．２％以下であり、膜
の内部応力変化も少ない。この結果、第２の熱処理によ
りＬＤＤサイドウｔ−ルのエツジ部などＰ型半導体基板
の局所的に応力が集中することがない。
イオンエツチングによりＴＥＯ８酸化膜をＬＤＤサイド
ウオールに加工後もＬＤＤサイドウオールのエツジ部な
とＰ型半導体基板の局所的に応力が集中することがない
。さらにイオン注入した砒素を活性化させるために窒素
ガス中で第２の９００℃、３０分間の熱処理を施しても
、既に９００℃、３０分間の第１の熱処理を施している
ためＴＥＯ８酸化膜の膜収縮は０．２％以下であり、膜
の内部応力変化も少ない。この結果、第２の熱処理によ
りＬＤＤサイドウｔ−ルのエツジ部などＰ型半導体基板
の局所的に応力が集中することがない。
なお本実施例においてはゲート電極、配線に多結晶シリ
コンを用いたがこれはと金属珪化物もしくは多結晶シリ
コンと金属珪化物の積層膜、もしくはタングステン（Ｗ
）！あっても同様の効果が期待できることは明らかであ
る。本実施例ではゲートサイドウオールを形成する前に
リンイオン注入を、サイドウオール形成後、砒素イオン
注入を実施したが、不純物元素の種類を問わず、同様の
効果が期待できることは明らかである。
コンを用いたがこれはと金属珪化物もしくは多結晶シリ
コンと金属珪化物の積層膜、もしくはタングステン（Ｗ
）！あっても同様の効果が期待できることは明らかであ
る。本実施例ではゲートサイドウオールを形成する前に
リンイオン注入を、サイドウオール形成後、砒素イオン
注入を実施したが、不純物元素の種類を問わず、同様の
効果が期待できることは明らかである。
また第１の熱処理の温度はＴＥＯ８酸化膜の成長温度は
７１０℃であるためそれ以上で効果かあり、また、１０
００℃以上では不純物拡散層が広がるためトランジスタ
特性が劣化するため望ましくない。
７１０℃であるためそれ以上で効果かあり、また、１０
００℃以上では不純物拡散層が広がるためトランジスタ
特性が劣化するため望ましくない。
発明の効果
以上のように、本発明によればＬＤＤサイドウオールの
応力集中による半導体基板の結晶欠陥発生が防止できる
ため、リーク電流を低減することが可能となる。
応力集中による半導体基板の結晶欠陥発生が防止できる
ため、リーク電流を低減することが可能となる。
第１図は本発明の一実施例の製造工程を示す断面図、第
２図は本発明の従来の製造工程を示す断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ＬＯＣ
Ｏ８酸化膜、３・・・・・・ゲート酸化膜、４・・・・
・・多結晶シリコンゲート、５・・・・・・リン拡散層
、６・・・・・・ＣＶＤ酸化珪素膜（ＴＥＯ３酸化膜）
、７・・・・・・砒素拡散層、８・・・・・・層間絶縁
膜、９・・・・・・コンタクト穴、１０・・・・・・Ａ
Ａ配線、２１・・・・・・Ｐ型半導体基板、２２・・・
・・・ＬＯＣＯ３酸化膜、２３・・・・・・ゲート酸化
膜、２４・・・・・・多結晶シリコンゲート、２５・・
・・・・リン拡散層、２６・・・用ＣＶＤ酸化珪素膜（
ＴＥＯ３酸化膜）、２７・・・・・・砒素拡散層、２８
・・・・・・層間絶縁膜、２９・・・・・・コンタ ク ト穴、 ０・・・・・・Ａ１配線。
２図は本発明の従来の製造工程を示す断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ＬＯＣ
Ｏ８酸化膜、３・・・・・・ゲート酸化膜、４・・・・
・・多結晶シリコンゲート、５・・・・・・リン拡散層
、６・・・・・・ＣＶＤ酸化珪素膜（ＴＥＯ３酸化膜）
、７・・・・・・砒素拡散層、８・・・・・・層間絶縁
膜、９・・・・・・コンタクト穴、１０・・・・・・Ａ
Ａ配線、２１・・・・・・Ｐ型半導体基板、２２・・・
・・・ＬＯＣＯ３酸化膜、２３・・・・・・ゲート酸化
膜、２４・・・・・・多結晶シリコンゲート、２５・・
・・・・リン拡散層、２６・・・用ＣＶＤ酸化珪素膜（
ＴＥＯ３酸化膜）、２７・・・・・・砒素拡散層、２８
・・・・・・層間絶縁膜、２９・・・・・・コンタ ク ト穴、 ０・・・・・・Ａ１配線。
Claims (2)
- （１）半導体基板上にゲート配線を形成する工程と、前
記ゲート配線をマスクにして前記半導体基板に不純物元
素をイオン注入する工程と、前記半導体基板上に気相成
長法により酸化珪素膜を成長する工程と、前記半導体基
板に第１の熱処理を施す工程と、前記酸化珪素膜をエッ
チングし前記ゲート配線の側壁に前記酸化珪素膜を残す
工程と、前記ゲート配線および前記ゲート配線の側壁に
残った酸化珪素膜をマスクにして前記半導体基板に不純
物元素をイオン注入する工程と、前記半導体基板に第２
の熱処理を施し前記イオン注入した不純物元素を活性化
させる工程を有することを特徴とするＭＯＳ型半導体装
置の製造方法。 - （２）第１の熱処理が７５０℃〜１０００℃の温度範囲
であることを特徴とする特許請求の範囲第１項記載のＭ
ＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2542490A JPH03229427A (ja) | 1990-02-05 | 1990-02-05 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2542490A JPH03229427A (ja) | 1990-02-05 | 1990-02-05 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03229427A true JPH03229427A (ja) | 1991-10-11 |
Family
ID=12165580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2542490A Pending JPH03229427A (ja) | 1990-02-05 | 1990-02-05 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03229427A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335331A (ja) * | 1992-06-02 | 1993-12-17 | Nec Yamagata Ltd | 半導体装置 |
| EP0764988A3 (en) * | 1995-08-31 | 1998-03-04 | Texas Instruments Incorporated | Isolated power transistor |
| EP1150348A1 (en) * | 2000-04-26 | 2001-10-31 | Lucent Technologies Inc. | A process for fabricating an integrated circuit that has embedded dram and logic devices |
| KR100571254B1 (ko) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의산화막형성방법 |
-
1990
- 1990-02-05 JP JP2542490A patent/JPH03229427A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335331A (ja) * | 1992-06-02 | 1993-12-17 | Nec Yamagata Ltd | 半導体装置 |
| EP0764988A3 (en) * | 1995-08-31 | 1998-03-04 | Texas Instruments Incorporated | Isolated power transistor |
| KR100571254B1 (ko) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의산화막형성방법 |
| EP1150348A1 (en) * | 2000-04-26 | 2001-10-31 | Lucent Technologies Inc. | A process for fabricating an integrated circuit that has embedded dram and logic devices |
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