KR100376886B1 - 피모스 트랜지스터의 제조방법 - Google Patents

피모스 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 p형의 LDD 영역 및 p+소오스/드레인 영역을 형성하기 위해 이온주입되는 BF2이온에서의 플루오르(F) 이온에 의한 결함 발생을 방지할 수 있는 피모스 트랜지스터의 제조방법을 개시한다. 개시된 본 발명의 방법은, 먼저, 반도체 기판 상에 게이트 산화막을 갖는 게이트 전극을 형성하고, 그런다음, 플루오린 이온에 의한 결함 발생을 최대한 방지할 목적으로 상기 게이트 전극을 포함한 반도체 기판 상에 스크린 산화막을 형성한다. 이어서, 상기 스크린 산화막 상에 게이트 전극을 둘러싸는 형태로 감광막 패턴을 형성한 상태에서, BF2이온주입 및 어닐링을 수행하여 상기 감광막 패턴을 포함한 게이트 전극 양측의 반도체 기판 영역에 p형의 LDD 영역을 형성한다. 다음으로, 상기 감광막 패턴 및 스크린 산화막을 제거한 후, 상기 게이트 전극의 양측벽에 산화막과 질화막의 2층 구조로된 스페이서를 형성한다. 그리고나서, 상기 스페이서를 포함한 게이트 전극 양측의 반도체 기판 영역에 BF2이온을 주입한 후, 어닐링을 수행하여 p+ 소오스/드레인 영역을 형성한다.

Description

피모스 트랜지스터의 제조방법{METHOD OF MANUFACTURING PMOS TRANSISTOR}
본 발명은 피모스 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는, 플루오르(F) 이온에 의한 결함 발생을 방지할 수 있는 피모스 트랜지스터의 제조방법에 관한 것이다.
주지된 바와 같이, 반도체 소자는 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터로 구성되는 씨모스(CMOS) 소자이며, 여기서, 상기 피모스(PMOS) 트랜지스터는 n+ 폴리실리콘을 이용하여 채널 영역에 공핍(Depletion) 모드에 의해 채널을 형성하는 매몰 채널(buried channel)을 사용하고 있다.
이와 같은 피모스 트랜지스터를 형성하기 위해, 종래에는 반도체 기판의 액티브 영역 상에 게이트 전극을 형성한 후, p형의 LDD 영역을 형성하고, 이어서, 게이트 전극의 측벽에 스페이서를 형성한 상태에서 p형의 불순물을 고농도로 이온주입하여 p+ 소오스/드레인 영역을 형성하고 있다.
자세하게, 도 1은 종래 기술에 따라 형성된 피모스 트랜지스터를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 반도체 기판(1)의 일부분을 선택적으로 산화시켜 액티브 영역을 한정하는 소자분리막들(2)을 형성한다. 그런다음, 상기 소자분리막들(2)에 의해 한정된 반도체 기판(1)의 액티브 영역 상에 게이트 산화막(3)의 개재하에 게이트 전극(4)을 형성한다.
이어서, p형 불순물을 저농도로 이온주입하여 p형의 LDD 영역(5)을 형성하고, 그 다음, 상기 결과물 상에 산화막(6a) 및 질화막(6b)을 차례로 증착한 후, 이들을 블랭킷 식각하여 게이트 전극(4)의 측면에 스페이서(6)를 형성한다.
다음으로, 노출된 반도체 기판(1)의 액티브 영역 내에 p형 불순물을 고농도로 이온주입하고, 이어서, 상기 결과물에 대한 어닐링을 수행하여 p+ 소오스/드레인 영역(7)을 형성함으로써, 피모스 트랜지스터를 완성한다.
그러나, 전술한 바와 같이 형성된 종래의 피모스 트랜지스터는 다음과 같은 문제점을 갖는다.
일반적으로 매몰 채널의 경우에는 채널 표면의 도펀트와 접합(junction) 형성을 위해 이온주입된 도펀트(dopant)들이 후속 열처리 공정에 의해 TED(Transient Enhanced Diffusion)되는 현상이 발생되며, 이로 인해, 접합 깊이 방향으로의 확산이 발생되고, 아울러, 게이트 산화막의 특성 저하가 야기된다.
특히, 피모스 트랜지스터를 제조하기 위한 종래의 공정에서는 p형 불순물로서 BF2이온을 이용하며, 아울러, 상기 BF2이온을 주입하기 전에 게이트 전극의 양측벽에 산화막과 질화막으로된 스페이서를 형성하고 있는데, 이 경우, 스페이서 산화막에 다량의 플루오르(F)가 함유된 과량의 플루오르층이 형성됨으로써, 플루오르 이온에 의한 게이트 산화막의 결함이 유발되며, 이에 따라, 후속의 열공정을 통한 성장에서 누설 전류의 발생이 초래된다. 도 1에서, 도면부호 A는 플루오르 이온에 취약한 영역을 나타낸다. 아울러, 플루오르 이온에 의한 결함은 게이트 도핑 및 p+ 소오스/드레인 영역 형성을 위한 BF2이온의 고농도 이온주입시에도 마찬가지로 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 플루오르 이온에 의한 결함 발생을 방지할 수 있는 피모스 트랜지스터의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따라 형성된 피모스 트랜지스터를 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : p형 LDD 영역 6 : 스페이서
6a : 스페이서용 산화막 6b : 스페이서용 질화막
7 : p+ 소오스/드레인 10 : 스크린 산화막
11 : 감광막 패턴 20 : 피모스 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명의 피모스 트랜지스터의 제조방법은, 반도체 기판 상에 게이트 산화막을 갖는 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 반도체 기판의 전체 상에 스크린 산화막을 형성하는 단계; 상기 스크린 산화막 상에 게이트 전극을 둘러싸는 형태로 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하여 그 양측의 반도체 기판 영역에 BF2이온을 주입하는 단계; 상기 BF2이온이 주입된 결과물을 어닐링하여 상기 BF2이온이 주입된 반도체 기판 영역에 p형의 LDD 영역을 형성하는 단계; 상기 감광막 패턴 및 스크린 산화막을 제거하는 단계; 상기 상기 게이트 전극의 양측벽에 산화막과 질화막의 2층 구조로된 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 반도체 기판 영역에 BF2이온을 주입하는 단계; 및 상기 BF2이온이 주입된 결과물을 어닐링하여 상기 스페이서를 포함한 게이트 전극 양측의 반도체 기판 영역에 p+ 소오스/드레인 영역을 형성하는 단계를 포함한다.
여기서, 상기 스크린 산화막은 600∼750℃의 온도와 질소(N2), 산소(O2) 및 수소(H2)의 혼합 가스를 이용한 저압화학기상증착(LP-CVD) 공정을 통해 100∼200Å 두께로 형성하며, 그리고, 상기 감광막 패턴은 수직한 프로파일(profile)을 갖도록 형성한다.
본 발명에 따르면, 스크린 산화막을 형성한 상태로 p형의 LDD 영역 형성을위한 BF2이온주입을 행하기 때문에 플루오린 이온에 의한 결함 발생을 최대한 방지할 수 있으며, 아울러, p형의 LDD 영역을 미리 형성하는 것을 통해서 p+ 소오스/드레인 영역 형성시에 측면 방향으로의 도펀트 확산을 방지하여 단채널효과(short channel efect)도 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1과 동일한 부분은 동일한 도면부호로 나타낸다.
도 2a를 참조하면, 공지의 STI(Shallow Transch Isolation) 공정을 수행하여 p형 반도체 기판(1)의 소정부분에 액티브 영역을 한정하는 소자분리막들(2)을 형성한다. 그런다음, 피모스 및 엔모스 트랜지스터를 형성하기 위해, 웰 임플라트(well implant)를 수행하고, 이어, 문턱 전압 조절용 이온주입을 수행한다.
다음으로, 상기 결과물 상에 산화막과 도핑된 폴리실리콘막을 차례로 형성하고, 이어서, 이들을 패터닝하여 소자분리막들(2)에 의해 한정된 반도체 기판(1)의 액티브 영역 상에 게이트 산화막(3)을 갖는 게이트 전극(4)을 형성한다.
여기서, 상기 게이트 산화막(3)을 형성하기 전, 희석된 HF 용액 및 NH4OH와 H2O2및 H2O의 혼합으로된 SC-1 용액으로 상기 반도체 기판(1)의 표면을 세정하며,상기 게이트 산화막(3)은 750∼800℃의 온도에서 수소(H2) 및 산소(O2)를 이용한 습식 산화(wet OXidation) 공정을 수행한 후, 800∼950℃의 온도 및 질소(N2) 가스 분위기에서 20∼30분간 열처리하는 것을 통해 40∼100Å의 두께로 형성한다.
그리고, 상기 도핑된 폴리실리콘막은 510∼550℃의 온도 및 0.1∼3.0Torr의 압력 조건에서 SiH4또는 Si2H6등의 실리콘 소오스 가스와 포클(POCl3) 또는 PH3가스를 이용한 저압화학기상증착(LP-CVD)을 통해 700Å 이상의 두께로 증착한다.
도 2b를 참조하면, 상기 반도체 기판(1) 및 게이트 전극(3) 상에 후속에서 플루오르(F) 이온의 아웃-개싱(out-gassing)을 유도하기 위한 층으로서 600∼750℃의 온도와 질소(N2), 산소(O2) 및 수소(H2) 가스를 혼합한 가스를 이용한 저압화학기상증착(LP-CVD) 공정을 통해서 100Å 이상, 바람직하게, 100∼200Å 두께로 스크린 산화막(10)을 형성한다. 그런다음, 상기 스크린 산화막(10) 상에 감광막을 도포한 상태에서, p형의 LDD를 형성할 영역만큼의 마진(margin)을 고려하여 상기 감광막을 노광 및 현상함으로써, 감광막 패턴(11)을 형성한다. 이때, 상기 감광막 패턴(11)은 가능한 수직한 프로파일(profile)을 갖도록 형성한다.
이어서, p+ 소오스/드레인 영역의 형성시에 측면 확산에 의한 채널 길이의 축소를 방지하기 위해, 감광막 패턴(11)을 이온주입 마스크로 이용하여 반도체 기판(1) 내에 p형의 불순물을 이온주입한다. 이때, p형의 불순물로서는 BF2를 이용하며, l5∼30KeV의 에너지와 1×1014∼3×1015이온/㎠ 도우즈로 이온주입한다.
그 다음, 상기 이온주입된 도펀트 중에서 플루오르(F) 이온의 외방 확산(out diffusion)을 유도하기 위해, 질소(N2) 분위기에서 어닐링을 수행한다. 상기 어닐링은 RTA(Rapid Thermal Annealing) 또는 FA(Furnace Annealing) 공정으로 수행하며, 두 공정 모두 질소(N2) 분위기에서 700∼850℃의 온도로 수행하고, 상기 RTA 공정의 경우에는 승온 속도(Ramp-up rate)를 20∼50℃/sec 정도로 한다.
상기 어닐링이 수행되는 동안, 게이트 산화막(3)과 스크린 산화막(10)간의 두께 차이에 의하여 플루오린(F) 이온의 아웃-개싱(out-gassing)이 상기 스크린 산화막(10)쪽에서 극대화된다. 이때, 플루오르(F) 이온의 아웃-개싱은 랜덤(random)하게 진행되며, 측면으로서의 진행은 어닐링 시간으로 조절할 수 있다. 또한, 플루오르(F) 이온의 아웃-개싱이 일어나는 동안, 플루오린-과량층을 이용하는 것에 의해 보론(B) 이온의 아웃-개싱이 함께 진행되며, 이 결과로서, p형의 LDD 영역(5)이 형성된다.
도 2c를 참조하면, PR 스트립 및 클리닝 공정을 통해 감광막 패턴과 스크린 산화막을 제거한다. 그런다음, 게이트 전극(4)을 덮도록 반도체 기판(1) 상에 스페이서용 산화막(6a)을 형성한 후, 이를 블랭킷 식각하고, 연이어, 스페이서용 질화막(6b)을 증착한 후, 이를 블랭킷 식각함으로써, 산화막(6a) 및 질화막(6b)의 2층 구조로된 스페이서(6)를 형성한다. 여기서, 상기 스페이서용 산화막(6a)은 DCS와 N2O를 이용하여 형성하며, 상기 스페이서용 질화막(6b)은 NH3와 DCS를 이용하여 형성한다. 또한, 상기 스페이서(6) 형성시에는 p형의 LDD 영역(5)이 형성된 반도체기판 부분의 손실이 최대한 억제되도록 공정을 진행함이 바람직하다.
한편, 상기 스페이서 형성 공정이 진행되는 동안, p형의 LDD 영역(5)은 도펀트의 측면 확산을 통해 채널쪽으로 조금 확대된다.
도 2d를 참조하면, 스페이서(6)를 갖는 게이트 전극(4)을 마스크로해서, 노출된 반도체 기판 영역 내에 p형의 불순물, 즉, BF2이온을 고농도로 주입하고, 연이어, 어닐링을 행함으로써, p+ 소오스/드레인 영역(7)을 형성하며, 이 결과로, 본 발명의 피모스 트랜지스터(20)를 완성한다.
여기서, 상기 BF2이온주입은 접합 형성 영역에 비정질과 결정질층에 의한 플루오린 게터링층 형성을 억제하기 위해 초저 에너지(ultra low energy), 예컨데, 5∼15KeV의 에너지를 이용하여 1×1014∼1×1016이온/㎠ 도우즈로 수행한다. 또한, 상기 이온주입은 새도우 효과를 방지하기 위해 틸트(tilt)됨이 없이, 즉, 틸트 영역이 0°의 각을 갖도록 수행한다. 그리고, 상기 어닐링은 질소(N2) 분위기에서 승온 속도(Ramp-up rate)를 50∼150℃/sec, 공정 온도를 900∼1,000℃를 넘지 않도록 하는 조건의 RTA 공정으로 수행한다. 이러한 공정 조건은 보론의 TED를 최대한 억제시키기 위함이다.
상기에서, 어닐링이 수행되는 동안, p+ 소오스/드레인 영역(7)을 형성하기 위해 이온주입된 도펀트들은 p형의 LDD 영역(5)에 의해 측면 확산이 저지되며, 이에 따라, 채널 길이의 감소가 야기되지 않아, 결국, 충분한 채널 폭을 확보할 수 있게 된다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 피모스 트랜지스터는 LDD 영역의 형성전에 스크린 산화막을 형성하고, 아울러, LDD 이온주입 후에는 850℃ 이하의 온도에서 어닐링을 수행함으로써, p형의 LDD 영역에서의 플루오린 이온의 잔류량을 최소화시킬 수 있으며, 그래서, 상기 플루오린 이온에 기인하는 게이트 산화막의 특성 저하와 같은 결함 발생을 방지할 수 있게 된다.
또한, p형의 LDD 영역을 형성한 상태로 p+ 소오스/드레인 영역을 형성하기 때문에 상기 p+ 소오스/드레인 영역의 형성 과정에서 도펀트의 측면 확산은 상기 p형의 LDD 영역에 의해 저지되며, 이에 따라, 채널 길이를 확보할 수 있게 된다.
이상에서와 같이, 본 발명은 BF2이온주입을 수행하기 전에 스크린 산화막을 형성함으로써, 플루오르 이온에 의한 특성 저하를 방지할 수 있으며, 따라서, 게이트 산화막의 신뢰성을 확보할 수 있게 되어, 피모스 트랜지스터의 특성 및 신뢰성은 물론, 소자의 신뢰성 및 특성을 향상시킬 수 있다.
또한, 본 발명은 p형의 LDD 영역을 형성한 상태로 p+ 소오스/드레인 영역을 형성하기 때문에, 상기 p+ 소오스/드레인 영역 형성을 위한 도펀트의 측면 확산을 방지할 수 있으며, 이에 따라, 채널 길이의 감소를 방지할 수 있으며, 결국, 단채널 효과로 인한 소자 특성의 저하를 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (11)

  1. 반도체 기판 상에 게이트 산화막을 갖는 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 반도체 기판의 전체 상에 스크린 산화막을 형성하는 단계;
    상기 스크린 산화막 상에 게이트 전극을 둘러싸는 형태로 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로하여 그 양측의 반도체 기판 영역에 BF2이온을 주입하는 단계;
    상기 BF2이온이 주입된 결과물을 어닐링하여 상기 BF2이온이 주입된 반도체 기판 영역에 p형의 LDD 영역을 형성하는 단계;
    상기 감광막 패턴 및 스크린 산화막을 제거하는 단계;
    상기 상기 게이트 전극의 양측벽에 산화막과 질화막의 2층 구조로된 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 게이트 전극 양측의 반도체 기판 영역에 BF2이온을 주입하는 단계; 및
    상기 BF2이온이 주입된 결과물을 어닐링하여 상기 스페이서를 포함한 게이트 전극 양측의 반도체 기판 영역에 p+ 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 스크린 산화막은
    600∼750℃의 온도와 질소(N2), 산소(O2) 및 수소(H2)의 혼합 가스를 이용한 저압화학기상증착(LP-CVD) 공정으로 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 스크린 산화막은 100∼200Å 두께로 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 감광막 패턴은 수직한 프로파일(profile)을 갖도록 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  5. 제 1 항에 있어서, 상기 p형의 LDD 영역을 형성하기 위해 BF2이온을 주입하는 단계는, l5∼30KeV의 에너지와 1×1014∼3×1015이온/㎠ 도우즈로 수행하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  6. 제 1 항에 있어서, 상기 p형의 LDD 영역을 형성하기 위해 어닐링하는 단계는, RTA(Rapid Thermal Annealing) 또는 FA(Furnace Annealing) 공정으로 수행하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  7. 제 6 항에 있어서, 상기 RTA 및 FA 공정은 질소(N2) 분위기에서 700∼850℃의 온도로 수행하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  8. 제 7 항에 있어서, 상기 RTA 공정은 승온 속도가 20∼50℃/sec인 조건으로 수행하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  9. 제 1 항에 있어서, 상기 p+ 소오스/드레인 영역을 형성하기 위해 BF2이온을 주입하는 단계는, 5∼15KeV의 에너지와 1×1014∼1×1016이온/㎠ 도우즈로 수행하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  10. 제 9 항에 있어서, 상기 BF2이온을 주입하는 단계는, 0°의 틸트각으로 수행하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
  11. 제 1 항에 있어서, 상기 p+ 소오스/드레인 영역을 형성하기 위해 어닐링하는 단계는 질소(N2) 분위기에서 승온 속도가 50∼150℃/sec, 공정 온도가 900∼1,000℃ 이하인 RTA 공정으로 수행하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
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