KR100281544B1 - 저도핑 드레인 구조의 얕은 접합을 갖는 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 도핑된 불순물의 기판 내부로의 확산을 방지하여 얕은 접합을 형성하기 위한 트랜지스터 제조방법에 관한 것으로, 반도체기판에 필드산화막, 패드산화막을 형성한 후 문턱전압 조절용 불순물을 이온주입하는 단계; 상기 열산화막을 제거한 후 게이트산화막 및 게이트전극을 형성하는 단계; 상기 구조 전체 상부에 제 1 절연막, 제 2 절연막을 형성한 다음, 비등방성 식각으로 상기 제 1 절연막을 노출시킴과 동시에 절연막 스페이서을 형성한 후, 상기 노출된 제 1 절연막을 제거하는 단계; 노출된 반도체기판 및 게이트전극의 상부에 실리사이드막을 형성하는 단계; 상기 구조 전체 상부에 제 1 이온주입마스크 패턴을 상기 필드산화막을 포함한 소정영역 상부에 형성한 후 제 1 불순물을 이온주입하여 N+영역을 형성하는 단계; 상기 절연막 스페이서를 제거한 후에, 제 2 불순물을 이온주입하여 N-영역을 형성하는 단계; 상기 제 1 이온주입마스크 패턴을 제거한 후, 제 2 이온주입마스크 패턴을 상기 필드산화막을 포함한 소정영역 상부에 형성하고 제 3 불순물을 이온주입하여 P+영역을 형성하는 단계; 상기 제 2 이온주입마스크 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1a도 내지 제1c도는 종래 기술에 따른 트랜지스터 제조 공정 단면도.
제2a도 내지 제2h도는 본 발명의 일실시예에 따른 트랜지스터 제조 공정 단면도.
〈도면의 주요부분에 대한 도면부호의 설명〉
23 : 열산화막 24 : 게이트 산화막
25 : 게이트 전극 26 : 질화막
26' : 질화막 스페이서 27 : 산화막 스페이서
28 : 실리사이드막 29, 32 : 감광막 패턴
30 : n+영역 31 : n-영역
33 : p+영역
본 발명은 트랜지스터 제조 방법에 관한 것으로, 특히 저도핑 드레인(LDD;Lightly Doped Drain) 구조의 얕은 접합을 갖는 트랜지스터 제조 방법에 관한 것이다.
제 1a 도 내지 제 1c 도를 참조하여 종래 기술에 따른 트랜지스터 제조 방법을 설명한다.
먼저, 제 1a 도에 도시된 바와 같이 필드산화막(2), 게이트 산화막(3) 및 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극(4A, 4B) 형성이 완료된 실리콘 기판(1) 상에 열산화막(5)을 형성하고, PMOS 트랜지스터 영역을 덮는 1 감광막 패턴(6) 형성한 후 인(P) 원자를 이온주입하여 NMOS 트랜지스터의 게이트 전극(4A) 양단의 실리콘 기판(1) 내에 n-영역(7)을 형성한다.
이어서, 상기 제 1 감광막 패턴(6)을 제거하고, 산화막 증착 및 비등방성 식각공정을 실시하여 NMOS 트랜지스터 및 PMOS 트랜지스터 게이트 전극(4A, 4B) 측벽의 열산화막(5) 상에 산화막 스페이서(8)를 형성한 다음, 고온 열처리 공정을 실시한다.
다음으로, 제 1b 도에 도시한 바와 같이 PMOS 트랜지스터 영역을 덮는 제2 감광막 패턴(9)을 형성하고 비소(As) 원자를 이온주입하여, NMOS 트랜지스터 게이트 전극(4A) 양단의 실리콘 기판(1) 내에 n+영역(10)을 형성하여 산화막 스페이서(8) 하부의 n-영역(7)과 접하도록 한다.
이어서, 상기 제 2 감광막 패턴(9)을 제거한 후, 제 1c 도에 도시된 바와 같이 NMOS 트랜지스터 영역을 덮는 제3 감광막 패턴(11)을 형성하고, 붕소(B) 원자를 이온주입하여 PMOS 트랜지스터 게이트 전극(4B) 양단의 실리콘 기판(1) 내에 p+영역(12)을 형성한다.
전술한 종래의 트랜지스터 제조 방법은 스페이서 형성 후 실시되는 고온열처리에 의해 인(P) 원자가 실리콘 기판 내부로 확산되어 초고집적용의 얕은 접합을 형성하는데 한계가 따른다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 도핑된 불순물이 기판 내부로 확산되는 것을 방지하여 얕은 접합을 형성할 수 있는 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 절연막을 형성하는 제2 단계; 상기 제1 절연막 상에 제2 절연막을 형성하고, 상기 제2 절연막을 비등방성 식각하여 상기 게이트 전극 측벽의 상기 제1 절연막 상에 제2 절연막 스페이서를 형성하는 제3 단계; 상기 제2 절연막 스페이서 형성으로 노출된 상기 제1 절연막을 제거하여, 상기 게이트 전극 측벽 및 상기 제2 절연막 스페이서 하부의 실리콘 기판과 접하는 제1 절연막 스페이서를 형성하는 제4 단계; 상기 게이트 전극 양단에 노출된 상기 실리콘 기판 및 상기 게이트 전극 표면에 실리사이드층을 형성하는 제5 단계; 상기 게이트 전극 및 상기 제2 절연막 스페이서를 이온 주입 마스크로 이용하여, 상기 게이트 전극 양단의 실리콘 기판 내에 제1 이온주입 영역을 형성하는 제6 단계; 상기 제2 절연막 스페이서를 제거하여, 상기 제1 절연막 스페이서를 노출시키는 제7 단계; 상기 제1 절연막 스페이서를 이온주입 마스크로 이용하여, 상기 제1 절연막 스페이서 하부의 상기 실리콘 기판 내에 상기 제1 이온주입 영역보다 농도가 낮은 제2 이온주입영역을 형성하여 저도핑 드레인 구조를 형성하는 제8 단계를 제공한다.
이하, 첨부된 도면 제 2a 도 내지 제 2h 도를 참조하여 본 발명의 일실시예에 따른 트랜지스터 제조 방법을 CMOS의 예를 들어 상세히 설명한다.
먼저, 제 2a 도에 도시된 바와 같이 실리콘 기판(21)에 필드 산화막(22) 및 열산화막(23)을 형성하고, 문턱전압 조절을 위하여 붕소 원자를 BF2상태로 실리콘 기판(21) 내에 이온주입한다.
이어서, 제 2b 도에 도시된 바와 같이 상기 열산화막(23)을 HF로 제거한 후, 게이트 산화막(24) 및 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극(25A, 25B)을 형성하고, 전체 구조 상에 100 Å 내지 300 Å 두께의 질화막(26)을 형성한다.
다음으로, 제 2c 도에 도시한 바와 같이 질화막(26) 상에 TEOS 산화막을 증착하고 비등방성 식각하여, 상기 게이트 전극(25A, 25B) 측벽의 질화막(26) 상에 산화막 스페이서(27)를 형성한 후, 인산용액을 사용하여 노출된 질화막을 제거한다. 이로써, 게이트 전극(25A, 25B) 측벽 및 산화막 스페이서(27) 하부의 실리콘 기판(21)과 접하는 질화막 스페이서(26')가 형성된다.
다음으로, 제 2d 도에 도시한 바와 같이 게이트 전극(25A, 25B) 양단에 노출된 실리콘 기판(21) 및 게이트 전극(25A, 25B) 상에 선택증착법으로 실리사이드막(28)을 형성한다.
이어서, 제 2e 도에 도시된 바와 같이 PMOS 트랜지스터 영역을 덮는 제1 감광막 패턴(29)을 형성하고 40 KeV 내지 100 KeV 에너지로 비소(As) 원자를 이온주입하여 NMOS 트랜지스터 게이트 전극(25A) 양단의 실리콘 기판 내에 n+영역(30)을 형성한다.
계속해서, HF 또는 NH4F 용액을 사용하여 NMOS 트랜지스터 게이트 전극의 측벽에 형성된 산화막 스페이서(27)를 제거하여 게이트 전극(25A) 측벽의 질화막 스페이서(26')를 노출시킨 후, 20 KeV 내지 80 KeV로 P 원자를 이온주입하여 제 2f 도에 도시한 바와 같이 NMOS 트랜지스터 게이트 전극(25A) 측벽의 질화막 스페이서(26') 아래의 실리콘 기판(21) 내에 n-영역(31)을 형성하여 n+영역(30)과 접하도록 한다.
다음으로, 상기 제1 감광막 패턴(29)을 제거하고, N2가스 분위기에서 고온 열처리를 실시한 후, 제 2g 도에 도시한 바와 같이 필드산화막(22)을 포함한 NMOS 트랜지스터 영역을 덮는 제2 감광막 패턴(32)을 형성하고, 10 KeV 내지 50 KeV로 B원자를 이온주입하여 PMOS 트랜지스터 게이트 전극(25B) 양단의 실리콘 기판(21) 내에 p+영역(33)을 형성한다.
다음으로, 제 2h 도에 도시된 바와 같이 상기 감광막 패턴(32)을 제거한다.
상기와 같이 이루어지는 본 발명은 인(P) 원자의 확산을 억제함으로써 얕은 접합을 형성함과 동시에 자기정렬된 실리사이드(Self-aligned silicide ; Salicide)층을 형성할 수 있어 반도체 MOSFET 소자의 동작속도 및 전기적 특성을 개선할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
Claims (4)
- 트랜지스터 제조 방법에 있어서, 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 절연막을 형성하는 제2 단계; 상기 제1 절연막 상에 제2 절연막을 형성하고, 상기 제2 절연막을 비등방성 식각하여 상기 게이트 전극 측벽의 상기 제1 절연막 상에 제2 절연막 스페이서를 형성하는 제3 단계; 상기 제2 절연막 스페이서 형성으로 노출된 상기 제1 절연막을 제거하여, 상기 게이트 전극 측벽 및 상기 제2 절연막 스페이서 하부의 실리콘 기판과 접하는 제1 절연막 스페이서를 형성하는 제4 단계; 상기 게이트 전극 양단에 노출된 상기 실리콘 기판 및 상기 게이트 전극 표면에 실리사이드층을 형성하는 제5 단계; 상기 게이트 전극 및 상기 제2 절연막 스페이서를 이온주입 마스크로 이용하여, 상기 게이트 전극 양단의 실리콘 기판 내에 제1 이온주입 영역을 형성하는 제6 단계; 상기 제2 절연막 스페이서를 제거하여, 상기 제1 절연막 스페이서를 노출시키는 제7 단계; 및 상기 제1 절연막 스페이서를 이온주입 마스크로 이용하여, 상기 제1 절연막 스페이서 하부의 상기 실리콘 기판 내에 상기 제1 이온주입 영역보다 농도가 낮은 제2 이온주입영역을 형성하여 저도핑 드레인 구조를 형성하는 제8 단계를 포함하는 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 제1 절연막을 질화막으로 형성하고, 상기 제2 절연막을 TEOS 산화막으로 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 제6 단계에서, As 원자를 이온주입하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 제8 단계에서, P 원자를 이온주입하는 것을 특징으로 하는 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019940037504A KR100281544B1 (ko) | 1994-12-27 | 1994-12-27 | 저도핑 드레인 구조의 얕은 접합을 갖는 트랜지스터 제조 방법 |
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| KR1019940037504A KR100281544B1 (ko) | 1994-12-27 | 1994-12-27 | 저도핑 드레인 구조의 얕은 접합을 갖는 트랜지스터 제조 방법 |
Publications (2)
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Family
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Family Applications (1)
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| KR1019940037504A KR100281544B1 (ko) | 1994-12-27 | 1994-12-27 | 저도핑 드레인 구조의 얕은 접합을 갖는 트랜지스터 제조 방법 |
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1994
- 1994-12-27 KR KR1019940037504A patent/KR100281544B1/ko not_active IP Right Cessation
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|---|---|
| KR960026472A (ko) | 1996-07-22 |
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