JPH07176637A - メモリー装置 - Google Patents

メモリー装置

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JPH07176637A
JPH07176637A JP6332408A JP33240894A JPH07176637A JP H07176637 A JPH07176637 A JP H07176637A JP 6332408 A JP6332408 A JP 6332408A JP 33240894 A JP33240894 A JP 33240894A JP H07176637 A JPH07176637 A JP H07176637A
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Abstract

(57)【要約】 小さな表面積を有し、実質的に低いプログラム電圧及び
消去電圧で済むＥＥＰＲＯＭセルを与えることを目的と
する。電気的に書き込み及び消去可能な単一のトランジ
スターからなるプログラム式メモリー装置であって、ソ
ースとドレーンとを有する単結晶半導体材料の本体と、
本体上の絶縁材の第一層と、絶縁材の第一層上のフロー
ティングゲートと、フローティングゲート上の絶縁材の
第二層と、絶縁材の第二層上の制御ゲートとからなり、
絶縁材の第一層が窒化酸化物である単一のトランジスタ
ーからなり、フローティングゲートに第一層を通じて蓄
えられた電子をトンネル効果によってソース又はドレー
ンのいずれか一方に引き抜くメモリー装置である。

Description

【発明の詳細な説明】
【０００１】本発明は電気的にプログラム化し得る、か
つ消去しうるメモリー装置に関する。この電気的にプロ
グラム化しうる記憶装置は通常、電気的消去式読取り専
用メモリ（Electrically Erasable Programmable Read
Only Memory, EEPROM）と呼ばれる型式のものとであ
る。さらに特定すると、本発明は高密度記憶装置への使
用に適した単一トランジスタＥＥＰＲＯＭセルの構造の
メモリー装置に関する。
【０００２】ＥＥＰＲＯＭ装置及びその製造法は当該技
術分野で公知である。一般にＥＰＲＯＭ又はＥＥＰＲＯ
Ｍは浮動ゲート（floating gate)及び制御ゲート（cont
rolgate）と呼ばれる電気接続子により特徴づけられ、
これらゲートは共に多結晶シリコンを適当なドープ材料
でドープ入れして多結晶を導電化させることにより作成
される。代表的なドープ材料はリンである。
【０００３】浮動ゲートは、絶縁材であるゲート酸化層
により基板から離隔される。この基板領域はチャンネル
を確定する対称なソース領域とドレーン領域を含む。
【０００４】浮動ゲート及び制御ゲートは絶縁材料、例
えば代表的な二酸化シリコン（ＳｉＯ2）の層により離
隔されている。ＥＰＲＯＭ又はＥＥＰＲＯＭ装置が作動
する原理は、電子又は電荷が容量的に「浮動ゲート」中
に蓄えられることにある。従って浮動ゲートと制御ゲー
トとの間の誘電体層が重要である。
【０００５】先行技術（例えば米国特許第4,203,158
号）及びＷ．Ｓ．ジョンソン他著「ＩＳＣＣダイジェス
ト・オブ・テクニカルペーパー」１５２乃至１５３頁
（１９８０年２月号）を参照）では、浮動ゲートは低圧
化学的蒸着チャンバ内ＳｉＨ4を反応させて形成され、
次に別のドーピング工程にてＰＯＣｌ3をドープ入れさ
れる。
【０００６】二酸化シリコン層が次にシリコン多結晶層
上に析出され、もしくは熱的に成長される。この二酸化
シリコン層は代表的な場合約７５０オングストロームで
ある。一般に、良好な多結晶間特性（interpoly qualit
y）及び破壊容量（breakdowncapability）を達成するに
は高い酸化温度（１０５０℃以上）及び多量のリンドー
ピングが必要とされる。しかしながら多量にドープ入れ
された多結晶シリコンの高温における酸化はいくつかの
欠点、たとえば(1) ウエーハ上への自動ドーピング（au
todoping）を起こさせる、多結晶酸化の際の脱気（outg
assing）(2)浮動ゲートからトンネル酸化物へのリン拡
散が酸化により強調される結果、リンがこの酸化物中に
トラッピングセンタを形成すること、を伴う。この電子
トラッピングは１０4サイクルにてしきい値ウインドー
ＥＥＰＲＯＭセルを崩壊させる。（Ｒ．Ｂ．アルカス他
著「ジャーナル・オブ・エレクトロケミカル・ソサイエ
ティー」誌１２８２頁、１９８２年６月号、Ｋ．サラス
ワット他著「コンピュータ・エイディッド・デザイン・
オブ・インデクレーテッドサーキット・ファブリケーシ
ョンプロセス・フォーＶＬＳＩデバイス」２４４乃至２
９０頁、１９８１年７月刊参照）したがって現在の装置
はプログラム操作及び消去操作に低い反復性を示すので
ある。
【０００７】最後に、ドープ入れされた多結晶シリコン
の第二層がＳｉＯ2の絶縁層の頂部に形成される。
【０００８】二酸化シリコンの絶縁層は７５０オングス
トローム程度なので、代表的な書込み又は消去電圧すな
わち浮動ゲートに電荷を荷電し又は放電させるに必要な
電圧は高かった。即ち２０ボルトを超えていた。さらに
このことがゲート酸化物の厚さ、接合部の深さ、ダイ寸
法に収縮限界（shrinkage limits）を与えていた。
【０００９】窒化シリコン（Ｓｉ3Ｎ4）もまた、浮動ゲ
ートと制御ゲート接続子との間の二重誘電体（熱的酸化
物とその上に窒化シリコンを載せたもの）である絶縁材
として使用されてきた。窒化シリコンは二酸化シリコン
より高密度である結果、浮動ゲートと制御ゲートとの間
により高い容量性結合を与える。浮動ゲートと制御ゲー
ト間の代表的二重誘電体は５００オングストローム酸化
物と４００オングストローム窒化物で構成される。しか
し、絶縁層として窒化シリコンを使用した場合でも書込
み及び消去電圧は依然比較的高く、１８ボルトを超え
る。在来のＥＥＰＲＯＭ装置に対する高い消去及びプロ
グラム電圧が関心の的である。このような高電圧の必要
性が、装置作動時における別の高電圧源を必要とするに
至り、あるいは必要なプログラム及び消去レベルまで供
給電圧を昇圧するための特別な電圧増倍回路を装置内に
設けることが必要となった。
【００１０】別の欠点は、現在のＥＥＰＲＯＭ構造はメ
モリーアレー内で使用される場合は個々の記憶セルを相
互に分離するための別の制御回路を必要とすることであ
る。このことは装置の幾何学的形状を増大させる。たと
えば各ＥＥＰＲＯＭセルに対する制御トランジスタの必
要条件が指定されたとすると、在来のＥＥＰＲＯＭセル
に必要な等価空間は１６５平方ミクロンである。
【００１１】在来ＥＥＰＲＯＭ装置に関するこれらの問
題及び他の問題は、本発明によって克服される。本発明
の電気的に消去可能なプログラム式記憶装置は、ソース
とドレーンを有する単結晶半導体材料の本体と、本体上
に配置された絶縁材の第一層と、絶縁材第一層上に配置
された浮動ゲートと、浮動ゲート上に配置された絶縁材
第二層と、絶縁材第二層上のゲートとを含み、このソー
スはリン等の第一の材料の深い領域と、ヒ素の第二の材
料とリンとの浅い領域とから形成され、このドレーンは
この第二材料の浅い領域で形成され、さらにリンのみの
深い領域部の一部分が絶縁材第一層の下方に延び、かつ
この第一材料は、接合部のゲートとの重なり合いを最適
化すべく選択される結果、浮動ゲートとソースとの間の
容量結合を制御できる。
【００１２】本発明の別の局面では、絶縁材の第一層は
第二層に対してもっと薄く、第一層の絶縁材は実質上ト
ラップに関与しない。
【００１３】本発明の別の局面によれば絶縁材の第二層
は高い誘電率を有するように選択される。この条件は酸
素組成の高い五酸化タンタルと熱酸化物のサンドイッチ
により充足することができる。
【００１４】上記構造をもつたＥＥＰＲＯＭセルはあた
かもそれがＥＰＲＯＭであるごとくにプログラムし得、
かつＥＥＰＲＯＭと同様に消去可能である。この装置を
プログラム化するためには、この装置のドレーン及びゲ
ートがソース電位（ポテンシャル）より上の予定ポテン
シャルに昇圧される。セルを放電、すなわち消去するた
めには、ドレーンが浮動され、ソースがゲートポテンシ
ャルより高いポテンシャルに上昇される。
【００１５】本発明のこの装置の上記プログラム特性及
び消去特性のため、このような装置一つでメモリーセル
が形成できる。選択トランジスタ（select transisto
r）を必要としない。さらに第一及び第二層の絶縁材を
選択すること、及びソースもしくはドレーン領域を対称
形状とすることにより、プログラム電圧が低くてよいこ
とに加えて著しくセル寸法が小さくて済む。
【００１６】さらに反応性スパッタリングを行い、かつ
スパッタリングガスとしてアルゴンと酸素を使用するこ
とにより熱酸化層の上に五酸化タンタルの層を成長させ
ることが絶縁材第二層としての高品質五酸化タンタルを
与える、ということが見出されている。
【００１７】さらに乾燥した酸素中８５０℃にて第一層
の絶縁材として窒化酸化物を成長させ、次にその絶縁材
をアンモニアもしくはアルゴン雰囲気中で１０５０℃に
てアニールすることにより、実質上トラップのない層が
与えられることが判明している。
【００１８】さらに、浮動ゲートを正しい位置にドープ
入れすることにより、絶縁材第二層が上載せ成長される
著しく滑らかな表面を得ることができる。
【００１９】それ故、本発明の目的は、それ自体が完全
なメモリーセルとして使用しうるＥＥＰＲＯＭトランジ
スタを与えることである。
【００２０】本発明の別の目的はＥＰＲＯＭ装置におけ
ると同様にプログラムでき、かつＥＥＰＲＯＭ装置のよ
うに消去できる、メモリ装置を与えることである。
【００２１】本発明のさらに別の目的は小さな表面積を
有するＥＥＰＲＯＭトランジスタを与えることである。
【００２２】本発明のさらに別の目的は先行技術に比し
て実質的に低いプログラム電圧及び消去電圧で済むＥＥ
ＰＲＯＭセルを与えることである。
【００２３】本発明に関するこれらの目的及び他の目
的、特徴、利点は本発明の好ましい実施例に関する下記
の詳細な説明と添付の図面から了解されよう。
【００２４】ここで図１を参照すると、代表的なＥＰＲ
ＯＭトランジスタ装置の断面が示されている。ソース(1
0)とドレーン(12)は基板(14)上に形成されている。ソー
ス(10)とドレーン(12)は基板(14)中にチャンネル(16)を
確定する。チャンネル(16)の上方にはゲート誘電体層(1
8)を形成する絶縁材の層がある。半導体材料の浮動ゲー
ト（フローティングゲート）(20)はゲート誘電体層(18)
の上方に形成される。最後に、絶縁材(22)の第二層の上
方に、半導体材料の層が形成されて制御ゲート(24)とな
る。フィールド酸化物(26)はトランジスタ構造を周囲装
置から離隔させる。
【００２５】ドレーン(12)、ゲート(24)、及びソース(1
0)のそれぞれに電圧を印加するため、電気接続子(27,2
8,30)が与えられる。
【００２６】代表的なＥＰＲＯＭのプログラミングはド
レーン(12)のポテンシャルを８乃至１２ボルトに上げ、
ソース(10)を接地ポテンシャルに保ち、約１３乃至２１
ボルトの振幅で約１乃至１０ミリ秒の周期のパルスを制
御ゲート(24)に印加することにより達成される。
【００２７】これらの条件の結果、チャンネル(16)内に
伝導領域が設定され、ここを電子(32)が加速されて行
く。この伝導領域は図１の破線(34)により示される。ド
レーン(12)、ソース(10)、及びゲート(24)に印加される
電圧の大きさ及び極性は、この伝導領域(34)がドレーン
(12)の隣接領域内で「ピンチオフ」となるようにする。
このことにより電子(32)がポテンシャル的に十分に高く
され、その結果「熱く」なり、これらのホットエレクト
ロン（熱い電子）は衝突電離化によってさらに電子正孔
対を創成する。この条件では、これら電子はゲート誘電
体(18)の絶縁性を克服しうるエネルギーレベルまで上昇
される。これら熱い電子はしたがって、ゲート誘電体(1
8)のポテンシャル障壁を「飛び越える」ことができる。
その後、制御ゲート(24)により発生される電場のため、
これら電子は浮動ゲート(20)に吸引されて、そこに蓄積
される。
【００２８】ＥＰＲＯＭ構造の顕著な欠点はＥＰＲＯＭ
が紫外光の照射によって消去されなければならないこと
である。ＥＰＲＯＭセルがアレー中にあるときは、これ
らセルは実質的にすべてが一緒に消去される。したがっ
て、アレー中に記憶されたプログラムを変更しようとす
るとき、その変更が小さなものであっても、アレー全体
が消去されることになり、再びプログラム全体をアレー
に入れなければならない。
【００２９】図２を参照すると、ＥＥＰＲＯＭ構造が示
されている。この構造はＥＰＲＯＭと比較するとプログ
ラミング及び消去に異なった構造を利用する。ＥＰＲＯ
Ｍと同様、ＥＥＰＲＯＭ構造はドレーン(36)、ソース(3
8)、ゲート酸化物層(43)により基板から離隔された浮動
ゲート(42)、及び別の酸化物層(45)により浮動ゲート(4
2)から離隔されたゲート(40)を有する。これらはすべて
析出され又は熱的に成長される。しかしＥＥＰＲＯＭ構
造はこれがドレーン(36)と浮動ゲート(42)との間に薄い
トンネル誘電体(46)を与える点でＥＰＲＯＭ構造と異な
る。図２から判るように、トンネル誘電体(46)の上方に
配置された浮動ゲート(42)の一部はドレーン(36)上に配
置される。さらにトンネル誘電体(46)と整合される、ゲ
ート部分(40)もまたドレーン(36)上に配置される。この
構造体のプログラミング及び消去はゲート線(48)とドレ
ーン線(50)の間に電位差を誘起させることにより達成さ
れる。その電位差は２０ボルトの程度である。この薄い
誘電体領域はゲートとドレーン間の高電圧に結合される
と「ファウラー・ノルドハイムトンネル効果」と呼ばれ
る現象を可能にする。プログラムを入れるためには、す
なわち浮動ゲートに電子を配するためには、ドレーンは
接地ポテンシャルに維持され、ゲートには約２０ボルト
ポテンシャルで約１０ミリ秒間、パルスが加えられる。
消去すなわち浮動ゲート(42)から電子を除去するために
は、ゲートは接地ポテンシャルに保持される一方、ドレ
ーン(36)には約２０ボルトのポテンシャルで約１０秒
間、パルスが加えられる。これら消去及びプログラムの
過程中、ソース(38)は浮動することが許される。これら
の条件のもとで電子は浮動ゲート(42)へ、又は浮動ゲー
ト(42)から、トンネル効果を起こす。
【００３０】上記のＥＥＰＲＯＭ構造によれば、ＥＥＰ
ＲＯＭセルを個別にプログラムし、又は消去することが
できる。代表的な場合、アレー中のすべてのセルが同一
の論理値にプログラムされ、その後、各個セルがアレー
中に最終論理値を配すべく選択的に消去される。しか
し、前述したように、この典型的ＥＥＰＲＯＭの欠点と
して、(1) セルのプログラム又は消去に高い電圧が必要
なこと、(2) ＥＥＰＲＯＭセルがアレー中で使用される
ときは各セルを独立させるために各ＥＥＰＲＯＭセル毎
に選択トランジスタが必要なこと、がある。
【００３１】ここで図３、図４、及び図５を参照して本
発明の構造を説明する。本発明の構造は非対称のドレー
ン又はソース接合、均一な薄いゲート誘電体、及び制御
ゲートと浮動ゲートとの間の高誘電率誘電体を有するこ
とを特徴とする。これらの特徴の結果、ＥＰＲＯＭと類
似の方法でプログラム可能であり、かつＥＥＰＲＯＭと
同様な方法で消去可能であり、しかもこれらを低電圧で
行うことができ、ＥＰＲＯＭと同じ物理的大きさであ
り、アレー中で使用するときも選択トランジスタが不要
である、ＥＥＰＲＯＭ装置が得られる。
【００３２】図４は本発明の好ましい実施例の断面図を
示す。基板(52)はその中に形成された比較的浅いドレー
ン領域(54)と深いソース領域(56)とを有する。ソース(5
6)とドレーン(54)との間にチャンネル(58)が確定され
る。絶縁材第一層であるゲート誘電体(60)は、チャンネ
ル(58)の上方に形成され、ドレーン(54)まで延びてソー
ス(56)の部分(62)と重畳する。この層は全断面にわたり
比較的に均一の厚さを有することに注目されたい。
【００３３】半導体材料の第一層である浮動ゲート(64)
はゲート誘電体の上方に形成される。絶縁材第二層であ
る誘電体の第二層(66)が浮動ゲート(64)の上方に形成さ
れる。最後に半導体材料の第二層である制御ゲート(68)
が絶縁材第二層(66)の上方に形成される。
【００３４】図３は本発明のいろいろな構成要素の物理
的配置の上面図を示す。この図からわかるように、制御
ゲート(68)及び浮動ゲート(64)は相互に上下関係に、か
つチャンネル(58)の上方に配置される。ソース拡散部
（source diffusion）(56)は浮動ゲート(64)の下に延び
る。
【００３５】図５は図３の装置の線３ｃ−３ｃに沿う断
面図である。図４及び図５からわかるように、本発明の
構造は典型的なＥＥＰＲＯＭよりも顕著に対称的である
が、典型的なＥＰＲＯＭ構造よりも非対称的である。さ
らに特定すると、本発明の装置はゲート誘電体、浮動ゲ
ート、ゲート間誘電体、及び在来のＥＥＰＲＯＭのトン
ネル用誘電体に関連した制御ゲートに著しいくぼみ(di
p)がない。さらに本発明の非対称的ソース又はドレーン
形状は在来のＥＰＲＯＭの対称的なソース又はドレーン
接合部と顕著に異なる。
【００３６】作動上、本発明のＥＥＰＲＯＭセルのプロ
グラミングはドレーン(54)及び制御ゲート(68)をソース
(56)のポテンシャルより高い既定のポテンシャルに昇圧
することにより達成される。本発明の好ましい実施例で
はドレーン(54)は４乃至６ボルトの間に昇圧されるが、
ゲートは約０．５乃至５ミリ秒の間、約１０乃至１２ボ
ルトの振幅にてパルスをかけられる。これらの条件のも
とで、「熱い」電子が発生され、ゲート誘電体(60)を通
して加速され、浮動ゲート(64)に至る。本発明の好まし
い実施例では、このことにより浮動ゲートのしきい値が
約３．５乃至５．５ボルト増大する。したがって本発明
におけるプログラミングは典型的ＥＰＲＯＭの場合と同
様である。
【００３７】他方、本発明のＥＥＰＲＯＭセルの消去は
ドレーン(54)を浮動させ、制御ゲート(68)を接地ポテン
シャルに保持し、ソースに高電圧パルスを印加すること
により達成される。本発明の好ましい実施例では、この
パルスは１０乃至１３ボルトの振幅と０．５乃至５ミリ
秒の持続性を有する。これらの条件のもとで、ファウラ
ー・ノルドハイムトンネル効果が浮動ゲート(64)と、浮
動ゲート(64)下方に延びるソース拡散部(56)の部分(62)
との間で発生する。この消去操作はセルのしきい値電圧
を１ボルト程度まで減少させる。
【００３８】上記のプログラミング及び消去機構の混成
により、部分的に、本発明のメモリーセルのアレー（配
列）中の各メモリーセルに対して選択トランジスタが別
個に必要ではなくなつた。
【００３９】このセルの論理状態はＥＰＲＯＭセルに関
連しているものと同様に決定される。ソース(56)は接地
ポテンシャルに保持され、ゲートは３乃至５ボルトのポ
テンシャルに保持され、ドレーンは１乃至２ボルトに保
持される。これらの条件の下で、消去済みのセルは２５
乃至５０マイクロアンペアの電流レベルにて伝導する。
他方、プログラム済みセルは伝導しない。
【００４０】上記のことから、本発明による改良された
性能がＥＰＲＯＭプログラミング機構及びＥＥＰＲＯＭ
消去機構を採用することのみならず、非対称的なソース
又はドレーン接続子、実質的にトラップに関与しない薄
いゲート誘電体(60)及び浮動ゲート(64)と制御ゲート(6
8)との間の高い誘電率の誘電体層を具備することによっ
ても達成されるのであることを了解されたい。また、こ
れらの特徴がある一方で、これらの各特徴自体によりま
たはその結果として、本発明の性能が高められ、これら
特徴が結合して在来のＥＥＰＲＯＭ構造よりはるかに優
れた改良がなされることに注目されたい。
【００４１】図６を参照すると、制御ゲート、浮動ゲー
ト、ソースチャンネル及びドレーン間の容量結合を示す
等価回路が図示されている。この容量結合はプログラム
演算もしくは消去演算の期間中、浮動ゲート(64)に記憶
され、又はゲート(64)から抽出されることとなる電子の
量を決定する重要な役割を果す。制御ゲート(68)と浮動
ゲート(64)との間の容量結合が容量(70)により表示され
ている。浮動ゲート(64)とドレーン(54)との間の容量結
合は、容量(72)により表わされている。浮動ゲート(64)
とチャンネル(58)との間の容量結合は容量(74)により表
わされている。最後に浮動ゲート(64)とソース(56)との
間の容量結合は容量(76)により表わされている。
【００４２】基板(52)に対する浮動ゲート(64)への電圧
ＶFGは、次式 ＶFG＝ＶG（Ｃ70／（Ｃ70＋Ｃ72＋Ｃ74＋Ｃ76）） により確定されることがわかる。ここでＶGは制御ゲー
トに印加される電圧である。
【００４３】浮動ゲート(64)にかかる電圧が高い程、浮
動ゲートに蓄えられる電子の量は大きい。そして、浮動
ゲートに蓄えられる電子が多い程、本装置のしきい値が
高くなる。
【００４４】本発明の構造は数通りの方法で浮動ゲート
にかかる電圧を最大にする。誘電体(66)に関して言え
ば、高い誘電率、即ち５以上、を有する材料を選択する
ことにより、浮動ゲートに結合される電圧を増大でき
る。本発明の好ましい実施例では五酸化タンタルを使用
できる。五酸化タンタルは約２１なる誘電率を有する。
誘電率７の窒化シリコンも使用することができる。この
ことにより物理的な大きさが小さなのもので高い容量を
得ることができる。容量(70)の値が大きい程、浮動ゲー
ト(64)にかかる電圧に対する容量(72)，(74)，(76)の負
担が小さくなる。本発明における代表的なセル寸法は５
ミクロン四方であり、リソグラフィ技術の改良によって
はさらに小さくできる。
【００４５】五酸化タンタルの保有特性（retention ch
aracteristic）は、誘電体層(66)が五酸化タンタルと熱
酸化物とのサンドイッチで形成されると増大することが
できる。好ましくはこの五酸化タンタル層は約５００オ
ングストロームの厚さであり、熱酸化物層は約１５０オ
ングストロームの厚さである。さらに少々酸化物を増加
させた五酸化タンタル材料はデータ保有性が良好になる
ことが見出されている。熱酸化物層は、五酸化タンタル
が単独で使用される場合に通常許されるよりも高い温度
サイクルが製造工程で使用できることが見出されてい
る。さらに熱酸化物層は五酸化タンタルを通して流れる
漏れ電流を低減する。
【００４６】ゲート誘電体(60)の選択は本装置の性能を
高める別の手段である。図４からわかるように、浮動ゲ
ート(64)とソース(56)との間の図６における容量(76)は
ゲート誘電体(60)とソース(56)との間の重畳部分の(62)
面積、ゲート誘電率、及びゲート誘電体の厚さの関数で
ある。本発明の好ましい実施例では、ゲート誘電体(60)
は１００乃至２００オングストロームの範囲の厚さを有
する。好ましくはこのゲート誘電体は窒化酸化物で形成
され、重畳領域(62)は小さく、好ましくは０．３乃至
０．４マイクロメータにされる。
【００４７】これらのパラメータの選択に影響する因子
は多数存在する。その一つはプログラム済み状態と消去
済み状態間のセル反復可能性である。この反復可能性は
一部的にはゲート誘電体(60)のトラッピング特性と、ゲ
ート誘電体(60)を通る電流密度とにより決定される。電
流密度が高い程、反復可能性は小さくなる。本発明の方
法によれば、ゲート誘電体層(60)がトラッピング効果を
比較的受けないようにできるようにするには窒化酸化物
が層(60)に対する好ましい材料である。又、窒化酸化物
がリンの移動に対する良好な障壁であり、したがって浮
動ゲート(64)の一体性を保存することが見出されてい
る。
【００４８】ゲート誘電体層(60)内の電流密度は層(60)
の面積及び厚さの関数である。浮動ゲート(64)とソース
(56)との間の容量はゲート誘電体層(60)の厚さに比例
し、ゲート誘電体層(60)を通る電流密度はこの厚さに逆
比例する。容量(76)の値はソース(56)の重畳部分(62)に
比例する。
【００４９】ゲート誘電体層(60)の厚さと重畳部分(62)
の大きさは、したがって層(60)を通る電流密度を最適化
し、かつソース(56)と浮動ゲート(64)間の容量結合を最
適化すべく選択される。ゲート誘電体層の厚さに対する
別の制限はファウラー・ノルドハイムトンネル効果が薄
い誘電体層を要求することである。したがって本発明の
好ましい実施例ではゲート誘電体は好ましくは窒化酸化
物で形成され、１００乃至２００オングストロームの厚
さを有している。さらに、ソース(56)の重畳部分(62)は
約０．３乃至０．４ミクロンである。上記の構造を持た
せると１０6程度の反復可能性が得られる。
【００５０】上に概略したように、本発明はまた非対称
のソース又はドレーン接合部を有する。本発明の好まし
い実施例ではソース(56)は浅い拡散領域(78)及び深い拡
散領域(80)で形成される。深い拡散領域(80)は浮動ゲー
トの下に約０．２ミクロンで延び、浅い拡散領域(78)は
浮動ゲートの下に約０．１ミクロンで延び、０．３乃至
０．４ミクロンの重畳領域(62)を形成する。本発明の好
ましい実施例では、ドレーン拡散領域(54)は第二材料と
してヒ素で形成され、浮動ゲートの下に約０．１ミクロ
ンで延び、浅いソース拡散領域(78)はヒ素と第一材料と
してのリンで形成され、深い拡散領域(80)はリンで形成
される。
【００５１】リンを用いた深い拡散領域が本発明の好ま
しい実施例で使用される理由は、その速い拡散性能が、
必要な重畳部分(62)を形成できる一方で滑らかな曲率の
深い拡散部分(80)を与えることができるからである。こ
の滑らかな曲率はソース接合の破壊電圧を大いに増大さ
せる。このことはソース(56)で特に重要である。その理
由は、ゲート誘電体(60)の厚さが小さく、ソースが本発
明による消去演算期間中に出会う電圧が高いからであ
る。
【００５２】本発明の方法によれば、本発明のセルの好
ましい実施例はＣＭＯＳ処理に適合できる。初め材料は
〔１００〕方向と３６乃至６３オームcmの抵抗率を有す
るＰ型材料である。これは図４におけるＰ基板(52)とな
る。密度４．０×１０12／cm2の９０ＫｅｖのＰ31が打
込まれてＮ型ウエルが形成される。この打込み（implan
tation）は９５０℃で４５分間、湿式酸化（wet oxidat
ion）によりウエル中で行われ、それに続けて１１５０
℃で窒素Ｎ2雰囲気で拡散が行われる。
【００５３】その後、厚さ５００オングストロームのパ
ッド酸化物（pad oxide）がＯ2雰囲気中で１０００℃に
て形成される。その後、シリコン窒化物が堆積（デポ）
される。次に能動領域（active region）が確定されて
厚さ１５０オングストロームのスクリーン酸化が行われ
る。次にフィールド領域が確定され、このフィールド領
域に５０Ｋｅｖにて４×１０13／cm2の照射率でＢＦ3が
打込まれる。
【００５４】次にＯ2雰囲気内で４０分間、１０００℃
でフィールド酸化物が形成された後、９２０℃にて８５
分間、Ｎ2雰囲気内に置かれる。次にＨ2とＯ2内で９２
０℃に６時間置かれて６５００オングストロームの厚さ
にされる。次にセル領域が確定され、その後４０Ｋｅ
ｖ、照射率５×１０12／cm2でＢ11が打込まれる。上記
の製造工程は在来のものである。
【００５５】この段階ではドレーン及びソース領域がま
だ形成されていないがすでに確定されており、チャンネ
ル部分も確定されており、従ってセルの能動領域が確定
できる。次の段階では厚さが１００オングストローム乃
至２００オングストロームのセル酸化物層が８５０℃に
て成長される。このセル酸化物層はゲート誘電体(60)を
表わす。トラッピング効果を比較的に受けない層を与え
るために、酸化層は乾燥した酸素雰囲気中で成長され
る。その後、アンモニア（ＮＨ3）及びアルゴン（Ａ
ｒ）の雰囲気中で１０５０℃にて１０分間、酸化物層上
に熱窒素化が行われる。この高温すなわち１０５０℃が
層から水Ｈ2Ｏを除去する一方、アンモニア又はアルゴ
ン雰囲気が材料からすべてのＯＨラジカル基を除去す
る。結果として比較的トラップのない窒化酸化物層が得
られる。
【００５６】次の段階で、浮動ゲート(64)がゲート誘電
体(60)の上に析出される。このことは多結晶シリコンが
浮動ゲートとして析出されるときに多結晶シリコンの正
しい位置におけるドーピングを必要とする。これを果す
ため、ＳｉＨ4及びＰＨ3が化学的蒸着により結合されて
Ｓｉ（リンのドーブされたもの）が形成される。多結晶
に正しい位置のドーピングを行うことによって、高温の
製造段を付加することが避けられる。このことは多結晶
シリコンの粒度（grain size）を最小化する上に重要で
ある。多結晶の粒度が小さい程、滑らかな多結晶表面が
得られ、その結果、信頼性の高い薄層の酸化物が多結晶
表面上に成長できることが見出されている。
【００５７】次の段階は制御ゲート(68)と浮動ゲート(6
4)の間に誘電体層(66)を形成することである。本発明の
好ましい実施例では、この誘電体層は薄い熱酸化物層と
比較的厚い五酸化タンタル層を含む。この熱酸化物層は
初め１０４０℃で成長される。その次にアルゴンと酸素
のスパッタリング気体を用いて超純粋なタンタルをスパ
ッタリングにかける。本発明の好ましい実施例ではアル
ゴン対酸素の比は４：１である。好ましくはスパッタリ
ング気体の酸素組成は少なくとも２５％である。また、
その結果得られる五酸化タンタル析出物Ｔａ2Ｏ5は、そ
の組成が約Ｔａ2Ｏ5・25乃至Ｔａ2Ｏ5・5となるよう
に、やや酸素組成が多いことが好ましい。この五酸化タ
ンタルとシリコン酸化物のサンドイッチの結果、制御ゲ
ート(68)と浮動ゲート(64)の間の漏れ電流が低減され、
結合比が高められる。浮動ゲート及び基板間の消去又は
プログラム演算時の電圧は、したがって増大される。
【００５８】その後、五酸化タンタル、熱酸化物、及び
多結晶層(20)は図５に示す方向に浮動ゲート(64)を確定
すべくエッチングに付される。
【００５９】本発明のセルの代表的製造工程では、周辺
の回路例えば感知トランジスタ、アドレス復号回路等、
もまた同一チップ上に与えられる。したがってそのよう
な他の周辺装置が存在する場合は、これら装置を形成す
るための次の段階がある。しかし、周辺装置が存在しな
いときは、製造工程における次の段階は制御ゲート層の
析出となろう。
【００６０】前者の状況の場合、即ち周辺装置が同一チ
ップ上に形成される場合、これら周辺装置用のゲート誘
電体は約３００オングストロームの厚さに、かつ温度約
１０００℃にて、形成される。その後、二段階のホウ素
打込みが酸化物層上に行われる。このことによりやや深
いホウ素密度領域が発生してソースとドレーンのバンチ
スルー現象（punch-through problems）の発生が低減す
る。最初のホウ素打込みは５０Ｋｅｖで行われ、第二の
打込みは１００Ｋｅｖで行われ、「二山」形の打込みプ
ロフイルを形成する。
【００６１】その後、制御ゲート(68)が好ましくは多結
晶シリコンで形成される。この層は周辺装置に対する在
来の制御ゲートとなる。この層は次に在来の方法でドー
プ入れされる。
【００６２】上記諸段に続いて制御ゲート領域の確定と
エッチングが行われる。
【００６３】その後、ソースとドレーンの領域がマスク
をかけられて約０．２乃至０．３マイクロメータの深さ
までヒ素を打込まれる。次にドレーン領域がマスクをは
ずされ、ＥＥＰＲＯＭセルのソース領域中にリンの高電
圧打込みが行われる。速いリンの拡散特性が、浮動ゲー
ト(64)とソース(56)の間の重畳部分(62)が得られると共
にソース接続子における高破壊電圧に必要な滑らかな曲
率が得られるための機構を与える、ということが見出さ
れている。
【００６４】上の段階に続けてＰ−チャンネル周辺装置
用のソース及びドレーン領域の打込みが行われる。その
後、３９０℃にて厚さ１ミクロンのＢＰＳＧ析出がなさ
れ、次に水蒸気酸化雰囲気中で２０分間、９００℃に
て、このガラスの緻密化（densification）を行う。最
後に５０Ｋｅｖにて照射率３×１０15／cm2のリンでＮ
＋プラグ打込み（Ｎ＋ plug implantation）が行われ、
接触領域におけるスパイクを低減させる。
【００６５】上記段に続いて、在来の損傷除去、金属
化、及びパシベーション（passivation）が行われる。
【００６６】上記の装置構造及び製造法によって高密度
例えば１メガビットの密度、のＥＥＰＲＯＭメモリーの
製造が可能となる。図８を参照すると、そのような密度
を与えアレーが例示されている。このメモリーセルアレ
ーは破線(82)で囲まれたもので、他方メモリーアレーの
一つのセルは破線(84)で囲まれている。本装置上の周辺
回路は在来の行アドレス復号回路(86)、列アドレス復号
回路(88)、感知増幅回路(90)、出力バッファ回路(92)及
び入力バッファ回路(94)を含む。これら在来の回路は製
造段を述べた前記の文節で述べた周辺装置に対応する。
【００６７】図７は代表的な先行技術のＥＥＰＲＯＭメ
モリーセルで、破線(96)で囲まれた部分がそれである。
先行技術のＥＥＰＲＯＭ装置にはプログラミング及び消
去用の電圧条件があるため、選択トランジスタ(98)がＥ
ＥＰＲＯＭトランジスタ(100)に関連して必要である。
この選択トランジスタは特定のメモリーセルが作動中で
あるときに他のメモリーセルからＥＥＰＲＯＭセルを独
立させる役割を果す。それ故、先行技術のＥＥＰＲＯＭ
メモリーセルは二つのトランジスタと約１６５平方ミク
ロンの表面積を必要とする。
【００６８】これとは対照的に、本発明のＥＥＰＲＯＭ
セルではそのプログラミング及び消去の必要条件の特徴
のため、本発明によるメモリーセルは２５平方ミクロン
のみの面積が必要で、しかも選択トランジスタは全く不
要である。従って図８に示すアレー構造体が使用でき
る。
【００６９】ここで隣接のトランジスタは方向が逆転し
ていることが了解できよう。従ってアレーの左上隅では
セル(84)はそのソースが次の列のトランジスタ(102)の
ソースに接続されている。トランジスタ(84)のドレーン
は同一列のトランジスタ(104)のドレーンに接続されて
いる。トランジスタ(104)及びトランジスタ(84)のドレ
ーンは列アドレス復号回路(88)からの線(106)に接続さ
れる。線(106)はトランジスタ(84)，(104)により共用さ
れる列のトランジスタの他のすべてのドレーン接合部に
接続される。トランジスタ(84)のゲートは行アドレス復
号回路(86)から来る線(108)に接続される。線(108)はト
ランジスタ(84)，(102)と同一の行内のすべてのトラン
ジスタのゲートに接続される。
【００７０】メモリーセルの各々に対するこれらソース
線の共通接続が図示されている。アレー(82)の相互接続
形状のため、共通ソース接続を使用しながらも、個別的
なセルプログラミングをし、かつセルすべての消去を行
うことができる。たとえば、セル(84)をプログラムした
いとき、列アドレス復号回路(88)からの線(106)と、行
アドレス復号回路(86)からの線(108)とに、高電圧をか
ける。同時に共通ソース線(110)を接地ポテンシャルに
維持する。他の列の他のセルにおけるドレーン線は接地
されているので、かつセル(84)と同じ行の他のすべての
セルに対するゲート線が接地されているので、他のメモ
リーセルの内容に影響はない。
【００７１】同様にして消去モードを所望する場合は、
共通線(110)を高ポテンシャルレベルに上昇すると共に
対応のゲート線(108)を接地ポテンシャルに保持する。
図８からわかるように、各行のメモリーセルのソース端
子が共通接続されているため、これらの行すべての全セ
ルが消去される。もっと少数の行部分が任意時に選択的
に消去しうるようにしたいときは、列間に選択的間隔に
て独立化トランジスタを付加すればよい。
【００７２】アレー内のバイト消去はセルのバイト毎
に、特別に、複数の選択装置である選択トランジスタ(1
29)を付加することにより達成できる。これを図１０に
図示する。
【００７３】バイト(1)を消去するには線（ＷＬ2）を高
ポテンシャルとし、その対応のバイトに対するソース線
たとえば列選択線である線(126)を高ポテンシャルにす
る。他のワード線はすべて低ポテンシャルに保持され
る。すべてのビット線（列）、（例えば128）、は浮動
したまま保たれる。これらの条件のもとで、バイト(1)
のセルはソース側に高ポテンシャルを、ゲート側に低ポ
テンシャルを見る。このことによってセルは消去され、
低いＶＴ状態となる。バイト(2)はそのゲートもソース
も共に高ポテンシャルにあり、かつドレーンが浮動して
いるので、乱されない。
【００７４】本発明の好ましい実施例では、選択されな
かったＷＬ2線のバイト内データが乱されないで残るこ
とを確実ならしめるため、未選択のソース線すべてが中
間レベル例えば５ボルトに保持される。ソース又はドー
ンの接合部自体の非対称構造及び本発明のプログラミン
グ形状は、未選択ソース線を中間レベルまで上昇しない
場合でも、線（ＷＬ2）が関与する未選択バイトに起こ
る不慮の変更に対して保護を与える。
【００７５】上記のことは次の理由により真であると信
ぜられる。線（ＷＬ2）につながれたバイトの場合につ
いて言えるように、ゲートが高でソースがもっと低いポ
テンシャルにあるとき、チャンネル(58)は伝導状態であ
る。したがって浮動ゲートから見た容量はチャンネル全
体にまたがる容量例えば図６の容量(72)，(74)，(76)に
等価である。これは大容量成分であり、したがって非常
に低い容量結合比、例えば０．１乃至０．２を与える。
このような事情なので、ファウラー・ノルドハイムトン
ネル効果は発生せず、浮動ゲート上の電荷には何の変化
も生じない。それとは対照的に、バイト(1)の装置に起
こるように、ソースが高ポテンシャルでゲートが接地さ
れていると、チャンネル(58)は非伝導状態である。重畳
領域(62)のみが伝導状態である。したがって浮動ゲート
は、はるかに小さな容量例えば図６の唯一の容量(76)、
を見ることとなり、したがって容量結合比は、はるかに
高い値、例えば０．８乃至０．９となる。高い結合比の
もとではファウラー・ノルドハイムトンネル効果が発生
する。
【００７６】列状に並んだバイトの組を消去する為の容
量は図８の構造を設計変更して得られる。そのために
は、バイトの各列毎に別のソース線を設ければよい。し
たがって図８ではこのことは、行アドレス線すなわちワ
ード線を点(130)にて開放し、かつ別のソース線（破線1
32）を付加することにより与えられることが図示されて
いる。この形状ではこれら列状に並んだバイト全体を消
去の対象に選択できる。
【００７７】図９を参照すると図８のアレー構造(82)の
物理的配置が部分的に示されている。破線(112)及び(11
4)はそれぞれ単一のメモリーセルを示す。平行線で示し
た領域(116)は金属化層を表わすが、これは図では鉛直
上下方向に延び、セルのドレーン接合部を相互接続すべ
く各セルを横断する。一点鎖線で確定される領域(118)
はフィールド独立化酸化物と能動もしくは拡散領域との
間の境界を確定する。直線及び周期的に変化する線で確
定される領域(120)は共通の行のメモリーセルにまたが
って延びる制御ゲート層を確定する。特定のメモリーセ
ル、例えば(112)、内の斜線領域(122)は制御ゲート層、
誘電体材料(66)の第二層、浮動ゲート(64)、及びゲート
誘電体(60)を表わす。最後に、各メモリセルに対するド
レーン接続子が長方形(124)により表わされているのが
見られる。領域(124)は各列の隣接メモリーセルのドレ
ーンを接続することに注目されたい。上記方法で、小型
で高密度のＥＥＰＲＯＭメモリーアレーが得られる。
【００７８】最後に図１１及び図１２を参照すると、本
発明のＥＥＰＲＯＭセルのプログラミング及び消去に対
する実験的結果が示されている。図１１は本発明の消去
特性を示す。この図から判るように、鉛直軸線はセルの
しきい値電圧を表わし、水平軸線はセルのソース端子に
印加されたパルスの大きさを示す。このように約１２ボ
ルトの振幅のパルスの場合、０乃至１ボルトの程度のし
きい値電圧が得られることが了解される。
【００７９】図１２を参照すると、セルのプログラミン
グ特性が示されている。鉛直軸線はセルのしきい値電圧
を示し、水平軸線はドレーン電圧を示す。密に並んだ点
々は１２ボルトのゲート印加パルス振幅を示す。粗に並
んだ点々は１１ボルトのゲートパルス振幅を示す。最後
に、実線は１０ボルトのゲートパルス振幅を示す。図か
ら、１０乃至１２ボルトのゲートパルスを使用するとき
５乃至７ボルト程度のドレーン電圧によって３ボルトを
超えるしきい値電圧レベルが生ずることがわかる。
【００８０】明らかに、これらの図に示されるプログラ
ミング特性及び消去特性は現在入手可能なＥＥＰＲＯＭ
メモリーセルの特性よりはるかに優れている。
【００８１】ここに使用した用語及び表現は説明のため
に使用したのであって、限定のためではない。またそそ
れらの用語や表現の使用により、例示し又は説明した特
徴等と等価のものを排除する意図はなく、特許請求の範
囲内で種々の設計変更が可能であることを了解された
い。
【図面の簡単な説明】
【図１】在来のＥＰＲＯＭ装置の断面図である。
【図２】在来のＥＥＰＲＯＭ装置の断面図である。
【図３】本発明の上面図である。
【図４】図３の３ｂ−３ｂ線に沿ってとつた本発明の断
面図である。
【図５】図３の３ｃ−３ｃ線に沿ってとつた本発明の断
面図である。
【図６】本発明の装置の等価容量回路を示す図である。
【図７】メモリーアレー内に接続された在来のＥＥＰＲ
ＯＭセルの簡単な略線図である。
【図８】ブロック消去方式の特徴をもった、メモリーア
レー内に接続された本発明のＥＥＰＲＯＭトランジスタ
の簡単な略線図である。
【図９】本発明に基づいて構成されたメモリーセルのア
レーの形状の上面図である。
【図１０】バイト消去方式の特徴をもったメモリーアレ
ー中に接続されている本発明のＥＥＰＲＯＭトランジス
タの簡単な略線図である。
【図１１】本発明の装置の消去状態及びその特性を示す
図である。
【図１２】本発明に基づいて構成された装置の代表的プ
ログラミング特性及びその状態を示す図である。
【符号の説明】
５２ 基板 ５４ ドレーン領域 ５６ ソース ５８ チャンネル ６０ ゲート誘電体 ６４ 浮動ゲート ６６ 絶縁材第二層 ６８ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02 16/04 Ｈ０１Ｌ 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 電気的に書き込み及び消去可能な単一の
    トランジスターからなるプログラム式メモリー装置であ
    って、 ソースとドレーンとを有する単結晶半導体材料の本体
    と、 該本体上の絶縁材の第一層と、 該絶縁材の第一層上のフローティングゲートと、 該フローティングゲート上の絶縁材の第二層と、 該絶縁材の第二層上の制御ゲートとからなり、前記絶縁
    材の第一層が窒化酸化物である単一のトランジスターか
    らなり、前記フローティングゲートに前記第一層を通じ
    て蓄えられた電子をトンネル効果によって前記ソース又
    はドレーンのいずれか一方に引き抜くことを特徴とする
    メモリー装置。
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