JP2542951B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2542951B2 JP2542951B2 JP2164808A JP16480890A JP2542951B2 JP 2542951 B2 JP2542951 B2 JP 2542951B2 JP 2164808 A JP2164808 A JP 2164808A JP 16480890 A JP16480890 A JP 16480890A JP 2542951 B2 JP2542951 B2 JP 2542951B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- film
- region
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関するものであり、
更に詳しく言えばＮチャンネル縦積AND型読出し専用半
導体記憶装置の製造方法に関するものである。
更に詳しく言えばＮチャンネル縦積AND型読出し専用半
導体記憶装置の製造方法に関するものである。
（ロ）従来の技術 第２図乃至第４図は従来例に係る説明図である。
第２図はＮチャンネル縦積AND型読出し専用半導体記
憶装置（Nch AND型ROM）の構成図であり、破線円で囲ん
だ部分はマトリクストランジスタ（ディプレッショント
ランジスタ、エンハンスメントトランジスタ）を示して
いる。
憶装置（Nch AND型ROM）の構成図であり、破線円で囲ん
だ部分はマトリクストランジスタ（ディプレッショント
ランジスタ、エンハンスメントトランジスタ）を示して
いる。
第３図は従来例により製造されたディプレッショント
ランジスタ（1A）及びエンハンスメントトランジスタ
（1B）を示している。図において、（１）はＰ型Si基
板、（２）は選択酸化（ゲート酸化）されたSiO2膜、
（Ｓ）はソース、（Ｇ）はゲート、（Ｄ）はドレインで
ある。
ランジスタ（1A）及びエンハンスメントトランジスタ
（1B）を示している。図において、（１）はＰ型Si基
板、（２）は選択酸化（ゲート酸化）されたSiO2膜、
（Ｓ）はソース、（Ｇ）はゲート、（Ｄ）はドレインで
ある。
第４図はディプレッショントランジスタ（1A）のROM
コーディングをする場合の工程図である。図において、
（３）はレジスト膜、（４）はエンハンスメントトラン
ジスタ（1B）のためのB+イオンを注入して形成されるP-
チャンネル拡散層、（５）はゲート用のポリSi膜、
（６）はディプレッショントランジスタ（1A）のROMコ
ーディングのためのポリSi膜（５）、ソース（Ｓ）及び
ドレイン（Ｄ）の形成領域にイオンインプラ法により注
入する不純物であり、リン（P+）である。
コーディングをする場合の工程図である。図において、
（３）はレジスト膜、（４）はエンハンスメントトラン
ジスタ（1B）のためのB+イオンを注入して形成されるP-
チャンネル拡散層、（５）はゲート用のポリSi膜、
（６）はディプレッショントランジスタ（1A）のROMコ
ーディングのためのポリSi膜（５）、ソース（Ｓ）及び
ドレイン（Ｄ）の形成領域にイオンインプラ法により注
入する不純物であり、リン（P+）である。
なお斯る先行技術としては、特開昭60−9157号公報
（H01L 27/10）等がある。
（H01L 27/10）等がある。
（ハ）発明が解決しようとする課題 ところで従来例によれば、ディプレッショントランジ
スタ（1A）のROMコーディングのためのイオン注入は、
第４図に示すようにポリSi膜（５）を通過させてＰ型Si
基板（１）にリンイオンを注入しなければならない。
スタ（1A）のROMコーディングのためのイオン注入は、
第４図に示すようにポリSi膜（５）を通過させてＰ型Si
基板（１）にリンイオンを注入しなければならない。
このため、リンイオンをポリSi膜（５）に通過させる
ために300KeV〜400KeV程度の加速電圧が必要であり、こ
の加速電圧は通常のイオン注入装置では得られないとい
う問題点がある。
ために300KeV〜400KeV程度の加速電圧が必要であり、こ
の加速電圧は通常のイオン注入装置では得られないとい
う問題点がある。
本発明はかかる従来例の問題点に鑑みてなされたもの
であり、通常50Kev〜150KeV程度のイオン注入装置を用
いてROMコーディングすることを可能とする半導体装置
の製造方法の提供を目的とする。
であり、通常50Kev〜150KeV程度のイオン注入装置を用
いてROMコーディングすることを可能とする半導体装置
の製造方法の提供を目的とする。
（ニ）課題を解決するための手段 本発明の半導体装置の製造方法は、その一実施例を第
１図Ａ乃至第１図Ｄに示すように、 Ｐ型Si基板（11）上の第１のトランジスタを形成する領
域（11A）と第２のトランジスタを形成する領域（11B）
にゲート酸化膜（12）を形成する工程と、前記第１のト
ランジスタを形成する領域（11A）と第２のトランジス
タを形成する領域（11B）に前記ゲート酸化膜（12）を
介してポリSi膜（14A）（14B）を形成する工程と、 前記基板（11）上の全面にレジスト膜（15）を形成
し、第１のトランジスタを形成する領域（11A）に開口
部を設け、ポリSi膜（14A）を露出させる工程と、 前記工程で露出したポリSi膜（14A）をその膜厚の途
中までエッチングする工程と、 前記レジスト膜（15）を除去し、全面にヒ素イオンを
注入し、第1,第２のトランジスタのソース（Ｓ）・ドレ
イン（Ｄ）と第１のトランジスタのＮ型のチャンネル不
純物拡散層（16）とを同時に形成する工程とを有するこ
とにより、上記の目的を達成する。
１図Ａ乃至第１図Ｄに示すように、 Ｐ型Si基板（11）上の第１のトランジスタを形成する領
域（11A）と第２のトランジスタを形成する領域（11B）
にゲート酸化膜（12）を形成する工程と、前記第１のト
ランジスタを形成する領域（11A）と第２のトランジス
タを形成する領域（11B）に前記ゲート酸化膜（12）を
介してポリSi膜（14A）（14B）を形成する工程と、 前記基板（11）上の全面にレジスト膜（15）を形成
し、第１のトランジスタを形成する領域（11A）に開口
部を設け、ポリSi膜（14A）を露出させる工程と、 前記工程で露出したポリSi膜（14A）をその膜厚の途
中までエッチングする工程と、 前記レジスト膜（15）を除去し、全面にヒ素イオンを
注入し、第1,第２のトランジスタのソース（Ｓ）・ドレ
イン（Ｄ）と第１のトランジスタのＮ型のチャンネル不
純物拡散層（16）とを同時に形成する工程とを有するこ
とにより、上記の目的を達成する。
（ホ）作用 本発明によれば、ROMコーディングを行なう第１のト
ランジスタ（ディプレッショントランジスタ）のゲート
電極としてのポリSi膜（14A）をその膜厚の途中までエ
ッチングした後にレジスト膜（15）を除去し、全面にヒ
素イオンを注入し、第1,第２のトランジスタのソース
（Ｓ）・ドレイン（Ｄ）と第１のトランジスタのＮ型の
チャンネル不純物拡散層（16）とを同時に形成してい
る。
ランジスタ（ディプレッショントランジスタ）のゲート
電極としてのポリSi膜（14A）をその膜厚の途中までエ
ッチングした後にレジスト膜（15）を除去し、全面にヒ
素イオンを注入し、第1,第２のトランジスタのソース
（Ｓ）・ドレイン（Ｄ）と第１のトランジスタのＮ型の
チャンネル不純物拡散層（16）とを同時に形成してい
る。
これにより、ROMコーディングのために300KeV〜400Ke
Vというような高エネルギーのイオン注入装置を不要と
することが可能となる。さらに、従来のソース（Ｓ）・
ドレイン（Ｄ）を形成するためのイオン注入でROMコー
ディングのためのイオン注入を兼ねることができるので
製造工程を簡略化することができる。
Vというような高エネルギーのイオン注入装置を不要と
することが可能となる。さらに、従来のソース（Ｓ）・
ドレイン（Ｄ）を形成するためのイオン注入でROMコー
ディングのためのイオン注入を兼ねることができるので
製造工程を簡略化することができる。
（ヘ）実施例 次に図を参照しながら本発明の実施例について説明す
る。第１図Ａ乃至第１図Ｅは本発明の実施例に係る半導
体装置の製造方法を説明する断面図である。
る。第１図Ａ乃至第１図Ｅは本発明の実施例に係る半導
体装置の製造方法を説明する断面図である。
まず第１図Ａに示す如く、Ｐ型Si基板（11）上のディ
プレッショントランジスタを形成する領域（11A）とエ
ンハンスメントトランジスタを形成する領域（11B）に
熱酸化によって300Å程度のゲート酸化膜（12）を形成
し、その後B+イオンを加速エネルギー70KeV、注入量１
×1012ions/cm2の条件でイオン注入してP-チャンネル拡
散層（13）を形成する。
プレッショントランジスタを形成する領域（11A）とエ
ンハンスメントトランジスタを形成する領域（11B）に
熱酸化によって300Å程度のゲート酸化膜（12）を形成
し、その後B+イオンを加速エネルギー70KeV、注入量１
×1012ions/cm2の条件でイオン注入してP-チャンネル拡
散層（13）を形成する。
次に第１図Ｂに示す如く、前記ディプレッショントラ
ンジスタを形成する領域（11A）とエンハンスメントト
ランジスタを形成する領域（11B）に前記ゲート酸化膜
（12）を介して4000Å程度のポリSiをLPCVD法等により
堆積し、リンをドーピングして低抵抗化した後にパター
ニングして、ゲート電極となるポリSi膜（14A）（14B）
を形成する。
ンジスタを形成する領域（11A）とエンハンスメントト
ランジスタを形成する領域（11B）に前記ゲート酸化膜
（12）を介して4000Å程度のポリSiをLPCVD法等により
堆積し、リンをドーピングして低抵抗化した後にパター
ニングして、ゲート電極となるポリSi膜（14A）（14B）
を形成する。
次に第１図に示す如く、前記基板（11）上の全面に1.
0μｍ程度のレジスト膜（15）を形成し、ROMコーディン
グ用のフォトマスクを用いて、フォトリソ工程を行な
い、ディプレッショントランジスタを形成する領域（11
A）に開口部を設け、ポリSi膜（14A）を露出させる。続
いて前記工程で露出したポリSi膜（14A）を2000Å程度
エッチングし、2000Å程度の膜厚を残す。
0μｍ程度のレジスト膜（15）を形成し、ROMコーディン
グ用のフォトマスクを用いて、フォトリソ工程を行な
い、ディプレッショントランジスタを形成する領域（11
A）に開口部を設け、ポリSi膜（14A）を露出させる。続
いて前記工程で露出したポリSi膜（14A）を2000Å程度
エッチングし、2000Å程度の膜厚を残す。
ここでゲート酸化膜（12）がエッチングされるのを防
ぐために、SiO2に対するポリSiのエッチング速度比の高
い条件でエッチングする。またこのエッチングは異方性
エッチング（例えばRIE法）でもよいし、等方性エッチ
ング（ガスを用いるドライエッチングまたはエッチング
液を用いるウェットエッチング）でもよい。
ぐために、SiO2に対するポリSiのエッチング速度比の高
い条件でエッチングする。またこのエッチングは異方性
エッチング（例えばRIE法）でもよいし、等方性エッチ
ング（ガスを用いるドライエッチングまたはエッチング
液を用いるウェットエッチング）でもよい。
等方性エッチングを用いた場合には、異方性エッチン
グと比べてエッチング量の制御性は劣るが、ポリSi膜
（14A）の横方向にもエッチングが進むためゲート長が
小さくなり、ディプレッショントランジスタ（11A）のg
mを向上できるという利点がある。しかる後に第１図Ｄ
に示す如く、レジスト膜（15）を除去し、基板（11）全
面にAs+イオンをイオン注入法を以って加速エネルギー8
0KeV、注入量５×1015ions/cm2の条件で打ち込み、ソー
ス（Ｓ）・ドレイン（Ｄ）とディプレッショントランジ
スタ（11A）のＮ型のチャンネル不純物拡散層（16）と
を同時に形成する。
グと比べてエッチング量の制御性は劣るが、ポリSi膜
（14A）の横方向にもエッチングが進むためゲート長が
小さくなり、ディプレッショントランジスタ（11A）のg
mを向上できるという利点がある。しかる後に第１図Ｄ
に示す如く、レジスト膜（15）を除去し、基板（11）全
面にAs+イオンをイオン注入法を以って加速エネルギー8
0KeV、注入量５×1015ions/cm2の条件で打ち込み、ソー
ス（Ｓ）・ドレイン（Ｄ）とディプレッショントランジ
スタ（11A）のＮ型のチャンネル不純物拡散層（16）と
を同時に形成する。
このようにして、ROMコーディング用のフォトマスク
を用いてディプレッショントランジスタ（11A）のゲー
ト電極としてのポリSi膜（14A）を2000Å程度の膜厚ま
でエッチングしているので、その後従来のソース・ドレ
イン形成用のイオン注入を行なうことにより、As+イオ
ンをポリSi膜（14A）を通過させてＮ型のチャンネル不
純物拡散層（16）を同時に形成することができる。
を用いてディプレッショントランジスタ（11A）のゲー
ト電極としてのポリSi膜（14A）を2000Å程度の膜厚ま
でエッチングしているので、その後従来のソース・ドレ
イン形成用のイオン注入を行なうことにより、As+イオ
ンをポリSi膜（14A）を通過させてＮ型のチャンネル不
純物拡散層（16）を同時に形成することができる。
（ト）発明の効果 以上説明したように本発明によれば、ディプレッショ
ントランジスタのROMコーディングのためのイオン注入
を従来のソース・ドレイン形成用のイオン注入で兼ねる
ことができるので、これにより半導体装置の製造コスト
を大幅に低減すること、処理工程の迅速化を図ることが
可能となる。
ントランジスタのROMコーディングのためのイオン注入
を従来のソース・ドレイン形成用のイオン注入で兼ねる
ことができるので、これにより半導体装置の製造コスト
を大幅に低減すること、処理工程の迅速化を図ることが
可能となる。
第１図Ａ乃至第１図Ｄは本発明の半導体装置の製造方法
を説明する断面図、第２図乃至第４図は従来例に係る説
明図である。
を説明する断面図、第２図乃至第４図は従来例に係る説
明図である。
Claims (2)
- 【請求項１】一導電型の半導体基板上の第１のトランジ
スタを形成する領域と第２のトラジスタを形成する領域
にゲート酸化膜を形成する工程と、 前記第１のトラジスタを形成する領域と第２のトランジ
スタを形成する領域に前記ゲート酸化膜を介して多結晶
半導体膜を形成する工程と、 前記基板上の全面にレジスタ膜を形成し、第１のトラン
ジスタを形成する領域に開口部を設け、多結晶半導体膜
を露出する工程と、 前記工程で露出した多結晶半導体膜をその膜厚の途中ま
でエッチングする工程と、 前記レジスト膜を除去し、全面に逆導電型の不純物を第
１のトランジスタの多結晶半導体膜は貫通し、第２のト
ランジスタの多結晶半導体膜は貫通しない加速電圧で注
入し、第1,第２のトランジスタのソース・ドレインと第
１のトランジスタの逆導電型のチャンネル不純物拡散層
とを同時に形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】前記第１のトランジスタがディプレッショ
ントランジスタ、前記第２のトランジスタがエンハンス
メントトランジスタであり、前記不純物がリンイオンま
たはヒ素イオンであることを特徴とする請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164808A JP2542951B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164808A JP2542951B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461164A JPH0461164A (ja) | 1992-02-27 |
| JP2542951B2 true JP2542951B2 (ja) | 1996-10-09 |
Family
ID=15800312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164808A Expired - Lifetime JP2542951B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542951B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054662A (ja) * | 2007-08-24 | 2009-03-12 | Elpida Memory Inc | アンチヒューズ素子及びこれを有する半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278773A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | 半導体集積回路の製造方法 |
-
1990
- 1990-06-22 JP JP2164808A patent/JP2542951B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461164A (ja) | 1992-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0426542B2 (ja) | ||
| JP2894680B2 (ja) | トランジスタ及びその製造方法 | |
| US5153146A (en) | Maufacturing method of semiconductor devices | |
| JP3374099B2 (ja) | 半導体装置の製造方法 | |
| JP3358611B2 (ja) | 半導体装置の製造方法 | |
| JP2542951B2 (ja) | 半導体装置の製造方法 | |
| JPS6360549B2 (ja) | ||
| JPS61182267A (ja) | 半導体装置の製造方法 | |
| JP3363810B2 (ja) | 半導体装置とその製造方法 | |
| JP2852901B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JPH04249372A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JP2892415B2 (ja) | 半導体素子の製造方法 | |
| JP2002170890A (ja) | 半導体装置 | |
| JPS61154172A (ja) | 半導体装置の製造方法 | |
| JP2544806B2 (ja) | 半導体装置の製造方法 | |
| JP3061892B2 (ja) | 半導体装置の製造方法 | |
| JPH07115195A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH0461163A (ja) | 半導体装置の製造方法 | |
| JPH0456354A (ja) | 半導体装置の製造方法 | |
| JP2672530B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS6142171A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPS6092666A (ja) | Ｍｉｓトランジスタの製造方法 | |
| KR930008534B1 (ko) | 듀얼게이트 트랜지스터 제조방법 |