JPH01278773A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH01278773A JPH01278773A JP63109653A JP10965388A JPH01278773A JP H01278773 A JPH01278773 A JP H01278773A JP 63109653 A JP63109653 A JP 63109653A JP 10965388 A JP10965388 A JP 10965388A JP H01278773 A JPH01278773 A JP H01278773A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関し、特にマスク
ＲＯＭを有するＭＯ８型半導体集積回路の製造方法に関
する。
ＲＯＭを有するＭＯ８型半導体集積回路の製造方法に関
する。
プラグラム用固定メモリには各種のＲＯＭが使用される
が、製造工程中にコードを書込む方式のメモリはマスク
ＲＯＭと呼ばれる。
が、製造工程中にコードを書込む方式のメモリはマスク
ＲＯＭと呼ばれる。
第２図は従来のマスクＲＯＭの一例の回路図である。
メモリセルを構成するエンハンスメント型のトランジス
タＥｌ〜Ｅ５は、プログラムコードに従って電源線Ｖ（
Ｂ）とＧＮＤとの間に接続され、ゲートは配線Ｇ１〜Ｇ
３で接続される。このマスクＲＯＭを半導体回路に実現
するには、大別して二通りの方法がある。
タＥｌ〜Ｅ５は、プログラムコードに従って電源線Ｖ（
Ｂ）とＧＮＤとの間に接続され、ゲートは配線Ｇ１〜Ｇ
３で接続される。このマスクＲＯＭを半導体回路に実現
するには、大別して二通りの方法がある。
第３図は従来のマスクＲＯＭの製造方法の第１の例を説
明するための平面図である。
明するための平面図である。
半導体基板上に形成されたゲート絶縁膜にゲート線Ｇ１
〜Ｇ３を設けておき、イオン注入法等で拡散層８１〜Ｓ
３を設ける。このとき、第２図の回路図でＭＯＳ）ラン
ジスタのない所（第３図にＤで示した所）にはデイプレ
ッション型ＭＯ３）−ランジスタを形成してその部分を
導通状態にする。
〜Ｇ３を設けておき、イオン注入法等で拡散層８１〜Ｓ
３を設ける。このとき、第２図の回路図でＭＯＳ）ラン
ジスタのない所（第３図にＤで示した所）にはデイプレ
ッション型ＭＯ３）−ランジスタを形成してその部分を
導通状態にする。
第４図は第３図に示すマスクＲＯＭの製造方法を説明す
るための断面図である。
るための断面図である。
第４図は第３図のＡ−Ａ’線に沿ってトランジスタＤＩ
、Ｅ１．Ｄを形成する場合を説明るものである。
、Ｅ１．Ｄを形成する場合を説明るものである。
シリコン基板１にフィールド酸化膜２、ゲート絶縁膜３
を形成した後、デイプレッション型ＭＯ３）ランジスタ
のチャネル部分に開口を有するホトレジスト２１のマス
クを形成し、イオン注入して半導体基板と逆導電型のチ
ャネル領域２２を予め作っておく。その後、ゲート線Ｇ
１〜Ｇ３を作り、これをマスクにしてエンハンスメント
型ＭＯＳトランジスタＥ１〜Ｅ５を作る。
を形成した後、デイプレッション型ＭＯ３）ランジスタ
のチャネル部分に開口を有するホトレジスト２１のマス
クを形成し、イオン注入して半導体基板と逆導電型のチ
ャネル領域２２を予め作っておく。その後、ゲート線Ｇ
１〜Ｇ３を作り、これをマスクにしてエンハンスメント
型ＭＯＳトランジスタＥ１〜Ｅ５を作る。
第５図は従来のマスクＲＯＭの製造方法の第２の例を説
明するための平面図である。
明するための平面図である。
エンハンスメント型ＭＯ３）ランジスタを行列に並べて
作っておく。次に、第２図に示す回路図上でトランジス
タが無いところでは、対応するエンハンスメント型ＭＯ
ＳＦＥＴのソースとドレインにコンタクト孔をあけ、こ
れらを金属配線７によって短絡させる。
作っておく。次に、第２図に示す回路図上でトランジス
タが無いところでは、対応するエンハンスメント型ＭＯ
ＳＦＥＴのソースとドレインにコンタクト孔をあけ、こ
れらを金属配線７によって短絡させる。
上記したように、ＲＯＭの内容を決定するＲＯＭ決定工
程は、第１の方法ではゲート金属層形成前のイオン打込
であり、第２の方法ではコンタクト孔と金属配線の形成
である。
程は、第１の方法ではゲート金属層形成前のイオン打込
であり、第２の方法ではコンタクト孔と金属配線の形成
である。
上述し従来の第１の方法は、ＲＯＭ決定工程がゲート金
属形成前という、通常のＭ ＯＳ集積回路ウェーハ製造
工程の前半４０％ぐらいのところにあるため、客先から
ＲＯＭ回路を受注してからウェーハ製造工程を完了する
までの工期が長くかかるという欠点がある。
属形成前という、通常のＭ ＯＳ集積回路ウェーハ製造
工程の前半４０％ぐらいのところにあるため、客先から
ＲＯＭ回路を受注してからウェーハ製造工程を完了する
までの工期が長くかかるという欠点がある。
従来の第２の方法は、ＲＯＭ決定工程がコンタクトホー
ルと金属配線形成という製造工程の後半２０％ぐらいの
ところにあるから、ＲＯＭ受注からの工期は短いという
長所がある。しかし、第５図に示すように、ソース・ト
レイン領域にコンタクト孔形成のためのスペースを確保
しておかなければならないことから、ＲＯＭ部の面積が
上記第１の方法の２倍以上となり、集積回路装置のコス
ト高を招くという欠点がある。
ルと金属配線形成という製造工程の後半２０％ぐらいの
ところにあるから、ＲＯＭ受注からの工期は短いという
長所がある。しかし、第５図に示すように、ソース・ト
レイン領域にコンタクト孔形成のためのスペースを確保
しておかなければならないことから、ＲＯＭ部の面積が
上記第１の方法の２倍以上となり、集積回路装置のコス
ト高を招くという欠点がある。
このように従来の方法では工期とコストを両立できない
という問題があった。
という問題があった。
本発明の半導体集積回路の製造方法は、半導体基板にゲ
ート絶縁膜を形成する工程と、エンハンスメント型及び
ディプレション型のＭＯＳトランジスタを形成する領域
の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして不純物を導入してソース
・ドレイン領域を形成する工程と、前記ディプレション
型ＭＯ３）−ランジスタのゲート電極を露出させ他を覆
って前記ディプレション型のゲート電極を元の厚さの２
０〜８０％の厚さまでエツチングして薄くする工程と、
前記露出しているゲート電極の上からイオン注入して前
記ゲート電極下の前記半導体基板に該半導体基板と逆導
電型のチャネル領域を形成する工程とを含んで構成され
る。
ート絶縁膜を形成する工程と、エンハンスメント型及び
ディプレション型のＭＯＳトランジスタを形成する領域
の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして不純物を導入してソース
・ドレイン領域を形成する工程と、前記ディプレション
型ＭＯ３）−ランジスタのゲート電極を露出させ他を覆
って前記ディプレション型のゲート電極を元の厚さの２
０〜８０％の厚さまでエツチングして薄くする工程と、
前記露出しているゲート電極の上からイオン注入して前
記ゲート電極下の前記半導体基板に該半導体基板と逆導
電型のチャネル領域を形成する工程とを含んで構成され
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程順にし示した半導体チップの断面図である。
めの工程順にし示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の表面にフィールド酸化膜２及び厚さ３０ ｎ ｒｒ＋
のゲート絶縁膜３を形成する。ゲート絶縁膜３の上にリ
ンをドープした厚さ２５０ｎｍの多結晶シリコン層４と
厚さ２５０ｎｍのＷＳｉ□層５からなる、いわゆるポリ
サイドと称せられるゲート電極を形成し、これらゲート
電極をマスクとして高濃度のヒ素イオン打込を行ない、
Ｎ型ソース・ドレイン領域６を形成する。新しくホトレ
シストのマスクを形成しておき、高濃度のＢ Ｆ ２イ
オン打込を行ないシリコン基板１とのオーミックコンタ
クトのためのＰ壁領域７を形成する。
の表面にフィールド酸化膜２及び厚さ３０ ｎ ｒｒ＋
のゲート絶縁膜３を形成する。ゲート絶縁膜３の上にリ
ンをドープした厚さ２５０ｎｍの多結晶シリコン層４と
厚さ２５０ｎｍのＷＳｉ□層５からなる、いわゆるポリ
サイドと称せられるゲート電極を形成し、これらゲート
電極をマスクとして高濃度のヒ素イオン打込を行ない、
Ｎ型ソース・ドレイン領域６を形成する。新しくホトレ
シストのマスクを形成しておき、高濃度のＢ Ｆ ２イ
オン打込を行ないシリコン基板１とのオーミックコンタ
クトのためのＰ壁領域７を形成する。
次に、第１図（ｂ）に示すように、ホトレジスト８をマ
スクとして所定のゲート電極のＷＳｉ２層をエツチング
除去して、多結晶シリコン層のみを残し、２５０ ｋ
ｅ Ｖの加速エネルギー、５×１０１２／ｃｒｎ２のド
ーズ量でリンをイオン打込してディプレション型ＭＯ３
ＦＥＴのバックゲート領域９を形成する。
スクとして所定のゲート電極のＷＳｉ２層をエツチング
除去して、多結晶シリコン層のみを残し、２５０ ｋ
ｅ Ｖの加速エネルギー、５×１０１２／ｃｒｎ２のド
ーズ量でリンをイオン打込してディプレション型ＭＯ３
ＦＥＴのバックゲート領域９を形成する。
次に、第１図（ｃ）に示すように、通常の方法を用いて
層間絶縁層１０．コンタクト孔、金属配線１１を順次形
成する。
層間絶縁層１０．コンタクト孔、金属配線１１を順次形
成する。
上記実施例では、ゲート電極を多結晶シリコン層４とＷ
Ｓ ｉ ２層５の二重層としたが、ゲート電極を多結
晶シリコン層の単層で形成しても良い。
Ｓ ｉ ２層５の二重層としたが、ゲート電極を多結
晶シリコン層の単層で形成しても良い。
この場合、多結晶シリコン層は、約５００ｎｍの厚さに
形成しておき、ソース・ドレイン領域形成後に、ホトレ
ジストのマスクを用いてエツチングして約半分の厚さの
２５０ｎｍの厚さにする。次にリンをイオン打込してデ
ィプレション型ＭＯ３ＦＥＴのバックゲート領域を形成
する。このようにすると、ゲート電極が二層構造をとる
必要はないという利点がある。
形成しておき、ソース・ドレイン領域形成後に、ホトレ
ジストのマスクを用いてエツチングして約半分の厚さの
２５０ｎｍの厚さにする。次にリンをイオン打込してデ
ィプレション型ＭＯ３ＦＥＴのバックゲート領域を形成
する。このようにすると、ゲート電極が二層構造をとる
必要はないという利点がある。
以上説明したように本発明は、ソース・ドレイン形成工
程より後で、既に形成されたゲート電極の所定部分の厚
みの一部を除去してからイオン打込してディプレション
型ＭＯ３ＦＥＴのバックゲート領域を形成するようにし
たので、ＲＯＭ決定工程をウェーハエ程全体の後半２５
％位の所に持ってこれるという利点がある。このためＲ
ＯＭ受注をしてからウェーハプロセス完了までの製造工
期が従来比で４０％程度に短縮できる効果がある。
程より後で、既に形成されたゲート電極の所定部分の厚
みの一部を除去してからイオン打込してディプレション
型ＭＯ３ＦＥＴのバックゲート領域を形成するようにし
たので、ＲＯＭ決定工程をウェーハエ程全体の後半２５
％位の所に持ってこれるという利点がある。このためＲ
ＯＭ受注をしてからウェーハプロセス完了までの製造工
期が従来比で４０％程度に短縮できる効果がある。
また、ＲＯＭ部分の面積が拡大するもともなく゛コスト
と工期が両立できる効果がある。
と工期が両立できる効果がある。
第１図（ａ）〜）（Ｃ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図、第２図は
従来のＲＯＭの一例を示す回路図、第３図は従来のマス
クＲＯＭの製造方法の第１の例を説明するための平面図
、第４図は第３図に示すマスクＲＯＭの製造方法を説明
するための断面図、第５図は従来のマスクＲＯＭの製造
方法の第２の例を説明するための平面図である。 ］・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・多結晶シリコン層、
５・・・ＷＳｉ２層、６・・ソース・ドレイン領域、７
・・・Ｐ型頭域、８・・・ホトレジスト、９・・・バッ
クゲート領域、１０・・・層間絶縁膜、１１・・・金属
配線、２１・・・ホトレジスト、２２・・・チャネル領
域。
ための工程順に示した半導体チップの断面図、第２図は
従来のＲＯＭの一例を示す回路図、第３図は従来のマス
クＲＯＭの製造方法の第１の例を説明するための平面図
、第４図は第３図に示すマスクＲＯＭの製造方法を説明
するための断面図、第５図は従来のマスクＲＯＭの製造
方法の第２の例を説明するための平面図である。 ］・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・多結晶シリコン層、
５・・・ＷＳｉ２層、６・・ソース・ドレイン領域、７
・・・Ｐ型頭域、８・・・ホトレジスト、９・・・バッ
クゲート領域、１０・・・層間絶縁膜、１１・・・金属
配線、２１・・・ホトレジスト、２２・・・チャネル領
域。
Claims (1)
- 半導体基板にゲート絶縁膜を形成する工程と、エンハン
スメント型及びディプレション型のＭＯＳトランジスタ
を形成する領域の前記ゲート絶縁膜上にゲート電極を形
成する工程と、前記ゲート電極をマスクにして不純物を
導入してソース・ドレイン領域を形成する工程と、前記
ディプレション型ＭＯＳトランジスタのゲート電極を露
出させ他を覆って前記ディプレション型のゲート電極を
元の厚さの２０〜８０％の厚さまでエッチングして薄く
する工程と、前記露出しているゲート電極の上からイオ
ン注入して前記ゲート電極下の前記半導体基板に該半導
体基板と逆導電型のチャネル領域を形成する工程とを含
むことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109653A JPH01278773A (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109653A JPH01278773A (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278773A true JPH01278773A (ja) | 1989-11-09 |
Family
ID=14515740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109653A Pending JPH01278773A (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456354A (ja) * | 1990-06-26 | 1992-02-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0461164A (ja) * | 1990-06-22 | 1992-02-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-05-02 JP JP63109653A patent/JPH01278773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461164A (ja) * | 1990-06-22 | 1992-02-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0456354A (ja) * | 1990-06-26 | 1992-02-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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