JPH06252173A - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
- Publication number
- JPH06252173A JPH06252173A JP3666793A JP3666793A JPH06252173A JP H06252173 A JPH06252173 A JP H06252173A JP 3666793 A JP3666793 A JP 3666793A JP 3666793 A JP3666793 A JP 3666793A JP H06252173 A JPH06252173 A JP H06252173A
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- JP
- Japan
- Prior art keywords
- oxide film
- region
- gate electrode
- gate
- thick oxide
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 レジストの代りに厚い酸化膜をマスクとする
ことにより、イオン注入の処理時間を大幅に短縮できる
絶縁ゲート型半導体装置の製造方法を提供する。 【構成】 Ｐ+領域（１３）の形成と共に厚い酸化膜
（１４）を形成する。素子形成部のシリコン表面を露出
する工程において、Ｐ+領域（１３）上に部分的に厚い
酸化膜（１４）を残存させる。ゲート酸化膜（１５）、
ゲート電極（１６）、Ｐ型チャンネル領域（１７）を順
次形成し、ゲート電極（１５）と残存させた厚い酸化膜
（１４）をマスクとしてイオン注入を処すことによりＮ
+ソース領域（１８）を形成する。
ことにより、イオン注入の処理時間を大幅に短縮できる
絶縁ゲート型半導体装置の製造方法を提供する。 【構成】 Ｐ+領域（１３）の形成と共に厚い酸化膜
（１４）を形成する。素子形成部のシリコン表面を露出
する工程において、Ｐ+領域（１３）上に部分的に厚い
酸化膜（１４）を残存させる。ゲート酸化膜（１５）、
ゲート電極（１６）、Ｐ型チャンネル領域（１７）を順
次形成し、ゲート電極（１５）と残存させた厚い酸化膜
（１４）をマスクとしてイオン注入を処すことによりＮ
+ソース領域（１８）を形成する。
Description
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳＦＥＴ、Ｉ
ＧＢＧ等の絶縁ゲート型半導体装置の製造方法の改良に
関する。
ＧＢＧ等の絶縁ゲート型半導体装置の製造方法の改良に
関する。
【０００２】
【従来の技術】従来の縦型の絶縁ゲート型半導体装置の
製造方法を図８〜図１４を用いて説明する。先ず図８を
参照して、共通ドレインとなるＮ+／Ｎ基板（ＩＧＢＴ
の場合はＮ+／Ｐ／Ｎ基板）のＮ型層（１）の表面にＰ+
領域（２）を選択拡散する。Ｎ型層（１）の表面はこの
時の熱酸化膜（３）で被覆される。
製造方法を図８〜図１４を用いて説明する。先ず図８を
参照して、共通ドレインとなるＮ+／Ｎ基板（ＩＧＢＴ
の場合はＮ+／Ｐ／Ｎ基板）のＮ型層（１）の表面にＰ+
領域（２）を選択拡散する。Ｎ型層（１）の表面はこの
時の熱酸化膜（３）で被覆される。
【０００３】次いで図９を参照して、チップのＭＯＳ素
子を形成すべき領域の酸化膜（３）を除去して、Ｎ型層
（１）のシリコン表面を露出する。次に図１０を参照し
て、Ｎ型層（１）のシリコン表面を熱酸化して薄い酸化
膜である１００〜１０００Åのゲート酸化膜（４）を形
成する。図１１を参照して、全面にポリシリコン層また
はシリサイド膜を被着させた後、これをパターニングす
ることによりゲート電極（５）を形成する。
子を形成すべき領域の酸化膜（３）を除去して、Ｎ型層
（１）のシリコン表面を露出する。次に図１０を参照し
て、Ｎ型層（１）のシリコン表面を熱酸化して薄い酸化
膜である１００〜１０００Åのゲート酸化膜（４）を形
成する。図１１を参照して、全面にポリシリコン層また
はシリサイド膜を被着させた後、これをパターニングす
ることによりゲート電極（５）を形成する。
【０００４】図１２を参照して、ゲート電極（５）をマ
スクとしてボロン（Ｂ）をイオン注入することにより、
チャンネル領域（６）を形成する。図１３を参照して、
熱処理を加えてチャンネル拡散をした後、Ｐ+領域
（２）の上にホトレジスト層によるレジストマスク
（７）を形成し、ゲート電極（５）とレジストマスク
（７）を選択マスクとしてヒ素（Ａｓ）をイオン注入す
ることによりＮ+ソース領域（８）を形成する。
スクとしてボロン（Ｂ）をイオン注入することにより、
チャンネル領域（６）を形成する。図１３を参照して、
熱処理を加えてチャンネル拡散をした後、Ｐ+領域
（２）の上にホトレジスト層によるレジストマスク
（７）を形成し、ゲート電極（５）とレジストマスク
（７）を選択マスクとしてヒ素（Ａｓ）をイオン注入す
ることによりＮ+ソース領域（８）を形成する。
【０００５】図１４を参照して、ＣＶＤ法によりシリコ
ン酸化膜を堆積してゲート電極（５）周囲を被う層間絶
縁膜（９）を形成する。その後、コンタクトホールを形
成し、Ａｌ−Ｓｉの堆積とパターニングによりソース電
極（図示せず）を形成する。このような縦型ＭＯＳ構造
は、高耐圧、大電流を取り扱うパワーＭＯＳＦＥＴ、Ｉ
ＧＢＴに好適である。
ン酸化膜を堆積してゲート電極（５）周囲を被う層間絶
縁膜（９）を形成する。その後、コンタクトホールを形
成し、Ａｌ−Ｓｉの堆積とパターニングによりソース電
極（図示せず）を形成する。このような縦型ＭＯＳ構造
は、高耐圧、大電流を取り扱うパワーＭＯＳＦＥＴ、Ｉ
ＧＢＴに好適である。
【０００６】
【発明が解決しようとする課題】図１３におけるレジス
トマスク（７）は、ソース電極をソース領域（８）とＰ
+領域（２）の両方にオーミックコンタクトさせる為に
必須の選択マスクである。ところが、レジストマスク
（７）は高濃度（大電流）のイオン注入を処すと硬化し
てレジスト除去が困難になるという性質を有する。その
為、イオン注入のビーム電流値を増大できず、小電流長
時間の処理になるのでスループットを増大できないとい
う欠点があった。
トマスク（７）は、ソース電極をソース領域（８）とＰ
+領域（２）の両方にオーミックコンタクトさせる為に
必須の選択マスクである。ところが、レジストマスク
（７）は高濃度（大電流）のイオン注入を処すと硬化し
てレジスト除去が困難になるという性質を有する。その
為、イオン注入のビーム電流値を増大できず、小電流長
時間の処理になるのでスループットを増大できないとい
う欠点があった。
【０００７】
【課題を解決するための手段】本発明は上述した従来の
欠点に鑑み成されたもので、厚い酸化膜を除去する際に
Ｐ+領域の上に部分的に厚い酸化膜を残す工程と、ゲー
ト酸化膜を形成する工程と、ゲート電極を形成する工程
と、チャンネル領域を形成する工程と、ゲート電極と前
記部分的に残した厚い酸化膜をマスクとしてイオン注入
することによりＮ+ソース領域を形成する工程とを具備
することにより、イオン注入の処理時間を大幅に短縮で
きる絶縁ゲート型半導体装置の製造方法を提供するもの
である。
欠点に鑑み成されたもので、厚い酸化膜を除去する際に
Ｐ+領域の上に部分的に厚い酸化膜を残す工程と、ゲー
ト酸化膜を形成する工程と、ゲート電極を形成する工程
と、チャンネル領域を形成する工程と、ゲート電極と前
記部分的に残した厚い酸化膜をマスクとしてイオン注入
することによりＮ+ソース領域を形成する工程とを具備
することにより、イオン注入の処理時間を大幅に短縮で
きる絶縁ゲート型半導体装置の製造方法を提供するもの
である。
【０００８】
【作用】本発明によれば、レジストマスクの代りに厚い
酸化膜（１４）をマスクとして用いるので、イオン注入
のビーム電流値を倍増することができる。従って同じド
ーズ量を処すのに処理時間を短縮できる。
酸化膜（１４）をマスクとして用いるので、イオン注入
のビーム電流値を倍増することができる。従って同じド
ーズ量を処すのに処理時間を短縮できる。
【０００９】
【実施例】以下、パワーＭＯＳＦＥＴを例にして本発明
の一実施例を詳細に説明する。図１を参照して、Ｎ+／
Ｎ型シリコン基板（１１）のＮ型層（１２）表面に酸化
膜を形成してホトエッチングを行い、該酸化膜をマスク
として選択拡散を行うことによりＰ+型領域（１３）を
形成する。Ｐ+型領域（１３）の拡散時にＮ型層（１
２）の表面を熱酸化して膜厚が３０００〜１００００Å
の厚い酸化膜（１４）を形成する。尚、装置がＩＧＢＴ
の場合は基板がＮ+／Ｐ／Ｎ型構造となる。
の一実施例を詳細に説明する。図１を参照して、Ｎ+／
Ｎ型シリコン基板（１１）のＮ型層（１２）表面に酸化
膜を形成してホトエッチングを行い、該酸化膜をマスク
として選択拡散を行うことによりＰ+型領域（１３）を
形成する。Ｐ+型領域（１３）の拡散時にＮ型層（１
２）の表面を熱酸化して膜厚が３０００〜１００００Å
の厚い酸化膜（１４）を形成する。尚、装置がＩＧＢＴ
の場合は基板がＮ+／Ｐ／Ｎ型構造となる。
【００１０】図２を参照して、チップ表面のセル配置部
分の酸化膜（１４）をホトエッチングにより除去してシ
リコン表面を露出する。チップ周囲部分の厚い酸化膜
（１４）は残してあり、且つＰ+領域（１３）の上にも
部分的に厚い酸化膜（１４）を残しておく。図３を参照
して、基板（１１）を熱酸化することによりシリコン表
面に１００〜１０００Åの薄いゲート酸化膜（１５）を
形成する。
分の酸化膜（１４）をホトエッチングにより除去してシ
リコン表面を露出する。チップ周囲部分の厚い酸化膜
（１４）は残してあり、且つＰ+領域（１３）の上にも
部分的に厚い酸化膜（１４）を残しておく。図３を参照
して、基板（１１）を熱酸化することによりシリコン表
面に１００〜１０００Åの薄いゲート酸化膜（１５）を
形成する。
【００１１】図４を参照して、全面に０．８〜１．０μ
のポリシリコン層またはシリサイド膜を被着させ、全面
にリン（Ｐ）をイオン注入した後、これをパターニング
することによりゲート電極（１６）を形成する。図５を
参照して、全面にゲート酸化膜（１５）を貫通する加速
電圧でボロン（Ｂ）をイオン注入することによりゲート
電極（１６）をマスクとしてＰ型のチャンネル領域（１
７）を形成する。チップ周囲とＰ+領域（１３）上は厚
い酸化膜（１４）がマスクになるのでイオン注入されな
い。
のポリシリコン層またはシリサイド膜を被着させ、全面
にリン（Ｐ）をイオン注入した後、これをパターニング
することによりゲート電極（１６）を形成する。図５を
参照して、全面にゲート酸化膜（１５）を貫通する加速
電圧でボロン（Ｂ）をイオン注入することによりゲート
電極（１６）をマスクとしてＰ型のチャンネル領域（１
７）を形成する。チップ周囲とＰ+領域（１３）上は厚
い酸化膜（１４）がマスクになるのでイオン注入されな
い。
【００１２】図６を参照して、先にイオン注入したボロ
ン（Ｂ）を拡散する為の熱処理を行った後、再びゲート
酸化膜（１５）を貫通する加速電圧で全面にヒ素（Ａ
ｓ）をイオン注入することによりゲート電極（１６）と
厚い酸化膜（１４）をマスクとしてＮ+型のソース領域
（１８）を形成する。このイオン注入は、厚い酸化膜
（１４）をマスクとして用いるので、従来のレジストマ
スクによる制限を受けない。よって、イオン注入のピー
ム電流値を従来の２倍以上の値で処理することが可能で
ある。
ン（Ｂ）を拡散する為の熱処理を行った後、再びゲート
酸化膜（１５）を貫通する加速電圧で全面にヒ素（Ａ
ｓ）をイオン注入することによりゲート電極（１６）と
厚い酸化膜（１４）をマスクとしてＮ+型のソース領域
（１８）を形成する。このイオン注入は、厚い酸化膜
（１４）をマスクとして用いるので、従来のレジストマ
スクによる制限を受けない。よって、イオン注入のピー
ム電流値を従来の２倍以上の値で処理することが可能で
ある。
【００１３】図７を参照して、ＣＶＤ法により全面にＢ
ＰＳＧ等の絶縁膜を形成し、Ｐ+領域（１３）とソース
領域（１８）の一部を露出してコンタクトホール（１
９）を形成する。ゲート電極（１６）上の絶縁膜は層間
絶縁膜となる。その後、Ａｌ−Ｓｉの堆積とパターニン
グによりコンタクトホール（１９）を介してＰ+領域
（１３）とソース領域（１８）の両方にコンタクトする
ソース電極（図示せず）を形成する。
ＰＳＧ等の絶縁膜を形成し、Ｐ+領域（１３）とソース
領域（１８）の一部を露出してコンタクトホール（１
９）を形成する。ゲート電極（１６）上の絶縁膜は層間
絶縁膜となる。その後、Ａｌ−Ｓｉの堆積とパターニン
グによりコンタクトホール（１９）を介してＰ+領域
（１３）とソース領域（１８）の両方にコンタクトする
ソース電極（図示せず）を形成する。
【００１４】以上の本発明による製造方法は、レジスト
マスクの代りに厚い酸化膜（１４）をマスクとするの
で、ヒ素（Ａｓ）イオン注入のビーム電流値を増大する
ことができる。ソース領域（１８）として必要なドーズ
量（１０20程度）を得るには、ビーム電流値を増大した
方が処理時間を短縮できる。従って、イオン注入のビー
ム電流値を倍増することによって従来の約半分の処理時
間でイオン注入を行うことができる。
マスクの代りに厚い酸化膜（１４）をマスクとするの
で、ヒ素（Ａｓ）イオン注入のビーム電流値を増大する
ことができる。ソース領域（１８）として必要なドーズ
量（１０20程度）を得るには、ビーム電流値を増大した
方が処理時間を短縮できる。従って、イオン注入のビー
ム電流値を倍増することによって従来の約半分の処理時
間でイオン注入を行うことができる。
【００１５】
【発明の効果】以上に説明した通り、本発明によれば厚
い酸化膜（１４）をマスクとして大電流のイオン注入を
処すことにより、イオン注入の処理時間を大幅に短縮で
きる利点を有する。しかも厚い酸化膜（１４）のホトエ
ッチ工程は、シリコン表面を露出する為のホトエッチ工
程で同時的に行うことができるので、マスク数も工程数
も増加せずに済むという利点をも有するものである。
い酸化膜（１４）をマスクとして大電流のイオン注入を
処すことにより、イオン注入の処理時間を大幅に短縮で
きる利点を有する。しかも厚い酸化膜（１４）のホトエ
ッチ工程は、シリコン表面を露出する為のホトエッチ工
程で同時的に行うことができるので、マスク数も工程数
も増加せずに済むという利点をも有するものである。
【図１】本発明の製造方法を説明するための第１の断面
図である。
図である。
【図２】本発明の製造方法を説明するための第２の断面
図である。
図である。
【図３】本発明の製造方法を説明するための第３の断面
図である。
図である。
【図４】本発明の製造方法を説明するための第４の断面
図である。
図である。
【図５】本発明の製造方法を説明するための第５の断面
図である。
図である。
【図６】本発明の製造方法を説明するための第６の断面
図である。
図である。
【図７】本発明の製造方法を説明するための第７の断面
図である。
図である。
【図８】従来の製造方法を説明するための第１の断面図
である。
である。
【図９】従来の製造方法を説明するための第２の断面図
である。
である。
【図１０】従来の製造方法を説明するための第３の断面
図である。
図である。
【図１１】従来の製造方法を説明するための第４の断面
図である。
図である。
【図１２】従来の製造方法を説明するための第５の断面
図である。
図である。
【図１３】従来の製造方法を説明するための第６の断面
図である。
図である。
【図１４】従来の製造方法を説明するための第７の断面
図である。
図である。
Claims (1)
- 【請求項１】 共通ドレインとなる半導体基板の表面に
一導電型のボディ領域を形成する工程と、 チップ表面の素子形成部を被覆する絶縁膜を除去してシ
リコン表面を露出すると共に、前記ボディ領域の上部に
選択的に前記絶縁膜を残す工程と、 前記露出したシリコン表面にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして一導電型不純物をイオン
注入することによりチャンネル領域を形成する工程と、 前記ゲート電極と前記残した絶縁膜をマスクとして逆導
電型不純物をイオン注入することによりソース領域を形
成する工程とを具備することを特徴とする絶縁ゲート型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3666793A JPH06252173A (ja) | 1993-02-25 | 1993-02-25 | 絶縁ゲート型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3666793A JPH06252173A (ja) | 1993-02-25 | 1993-02-25 | 絶縁ゲート型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252173A true JPH06252173A (ja) | 1994-09-09 |
Family
ID=12476214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3666793A Pending JPH06252173A (ja) | 1993-02-25 | 1993-02-25 | 絶縁ゲート型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252173A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972768A (en) * | 1996-02-19 | 1999-10-26 | Fuji Electric Co. Ltd. | Method of manufacturing semiconductor device having low contact resistance |
| KR100315845B1 (ko) * | 1998-11-18 | 2001-12-12 | 포만 제프리 엘 | 마이크로전자 디바이스 |
-
1993
- 1993-02-25 JP JP3666793A patent/JPH06252173A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972768A (en) * | 1996-02-19 | 1999-10-26 | Fuji Electric Co. Ltd. | Method of manufacturing semiconductor device having low contact resistance |
| KR100315845B1 (ko) * | 1998-11-18 | 2001-12-12 | 포만 제프리 엘 | 마이크로전자 디바이스 |
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