JP2624365B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製法方法に関し、特に高周波
トランジストを有する半導体装置の製造方法に関する。
トランジストを有する半導体装置の製造方法に関する。
第３図（ａ）〜（ｅ）は、従来の半導体装置の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
まず、第３図（ａ）に示すように、Ｎ型シリコン基板
の表面に選択的に設けた絶縁膜２を拡散マスクとしてホ
ウ素をイオン注入してＰ型の活性ベース領域３を形成し
た後、ベース領域３を含む表面に厚さ60nmの酸化シリコ
ン膜４及び0.1μｍの窒化シリコン膜５を順次堆積して
形成する。次に、写真蝕刻法により、窒化シリコン膜５
を選択的にエッチングしてエミッタ孔とベースコンタク
ト孔を設ける。
の表面に選択的に設けた絶縁膜２を拡散マスクとしてホ
ウ素をイオン注入してＰ型の活性ベース領域３を形成し
た後、ベース領域３を含む表面に厚さ60nmの酸化シリコ
ン膜４及び0.1μｍの窒化シリコン膜５を順次堆積して
形成する。次に、写真蝕刻法により、窒化シリコン膜５
を選択的にエッチングしてエミッタ孔とベースコンタク
ト孔を設ける。
次に、第３図（ｂ）に示すように、写真蝕刻法により
エミッタ孔のみの酸化シリコン膜４を選択的にエッチン
グしてベース領域３の表面を露出する。次に、気相成長
法によりエミッタ孔を含む表面にポリシリコン層６を0.
2μｍの厚さに形成した後、ポリシリコン層６に砒素イ
オンを加速エネルギー70keV、ドーズ量１×1016cm-2で
イオン注入する。次に、ポリシリコン層６の表面に酸化
シリコン膜７を堆積して被覆し、950℃の熱処理を50分
間行ない、エミッタ孔のポリシリコン層６よりベース領
域３へ不純物を拡散させてエミッタ領域８を形成する。
エミッタ孔のみの酸化シリコン膜４を選択的にエッチン
グしてベース領域３の表面を露出する。次に、気相成長
法によりエミッタ孔を含む表面にポリシリコン層６を0.
2μｍの厚さに形成した後、ポリシリコン層６に砒素イ
オンを加速エネルギー70keV、ドーズ量１×1016cm-2で
イオン注入する。次に、ポリシリコン層６の表面に酸化
シリコン膜７を堆積して被覆し、950℃の熱処理を50分
間行ない、エミッタ孔のポリシリコン層６よりベース領
域３へ不純物を拡散させてエミッタ領域８を形成する。
次に、第３図（ｃ）に示すように、酸化シリコン膜７
を全面エッチング除去した後、全面にホトレジスト膜９
を塗布してパターニングし、エミッタ孔上のポリシリコ
ン層６の表面にホトレジスト膜９のパターンを形成す
る。
を全面エッチング除去した後、全面にホトレジスト膜９
を塗布してパターニングし、エミッタ孔上のポリシリコ
ン層６の表面にホトレジスト膜９のパターンを形成す
る。
次に第３図（ｄ）に示すように、RIE法により、ホト
レジスト膜９を耐エッチングマスクとしてポリシリコン
層６をエッチング除去してポリシリコン電極を形成し、
ホトレジスト膜９を除去する。次に、ポリシリコン層６
を含む表面に酸化シリコン膜11を0.2μｍの厚さに堆積
する。次に、写真蝕刻法によりポリシリコン層６上以外
の酸化シリコン膜11とベースコンタクト孔の酸化シリコ
ン膜４を選択的にエッチング除去する。
レジスト膜９を耐エッチングマスクとしてポリシリコン
層６をエッチング除去してポリシリコン電極を形成し、
ホトレジスト膜９を除去する。次に、ポリシリコン層６
を含む表面に酸化シリコン膜11を0.2μｍの厚さに堆積
する。次に、写真蝕刻法によりポリシリコン層６上以外
の酸化シリコン膜11とベースコンタクト孔の酸化シリコ
ン膜４を選択的にエッチング除去する。
次に、第３図（ｅ）に示すように、酸化シリコン膜11
及び窒化シリコン膜５をマスクとしてベース領域３内に
ホウ素を900℃30分で拡散し、ベースコンタクト領域10
を形成する。次に、窒化シリコン膜５を耐エッチングマ
スクとして酸化シリコン膜11をエッチング除去した後、
全面に白金層を蒸着し、ポリシリコン層６及びベースコ
ンタクト領域10との界面にそれぞれ白金シリサイド層12
を形成する。次に、チタン層・白金層・金層を順次蒸着
して選択的にエッチングし、３層構造のエミッタ電極13
とベース電極14をそれぞれ形成する。
及び窒化シリコン膜５をマスクとしてベース領域３内に
ホウ素を900℃30分で拡散し、ベースコンタクト領域10
を形成する。次に、窒化シリコン膜５を耐エッチングマ
スクとして酸化シリコン膜11をエッチング除去した後、
全面に白金層を蒸着し、ポリシリコン層６及びベースコ
ンタクト領域10との界面にそれぞれ白金シリサイド層12
を形成する。次に、チタン層・白金層・金層を順次蒸着
して選択的にエッチングし、３層構造のエミッタ電極13
とベース電極14をそれぞれ形成する。
一般に、高周波トランジスタの高周波特性を向上させ
るためには、素子の微細化と共に各接合深さのシャロー
化をはかることによってエミッタしゃ断周波数fTを高く
することが重要である。それ故、近年、エッミタ領域を
形成する不純物は隣から砒素へ、又形成する温度は1000
〜1100℃から900〜950℃へと低温化する傾向にあるのが
現状である。
るためには、素子の微細化と共に各接合深さのシャロー
化をはかることによってエミッタしゃ断周波数fTを高く
することが重要である。それ故、近年、エッミタ領域を
形成する不純物は隣から砒素へ、又形成する温度は1000
〜1100℃から900〜950℃へと低温化する傾向にあるのが
現状である。
したがって、エミッタ領域の形成後に行なえる熱処理
条件は、おのずと限界があり、上述した従来製法例で
は、ベースコンタクト領域の形成が900℃で行なわれる
為、表面不純物濃度が十分でなく、その結果ベースオー
ミックコンタクト抵抗が大きくなり、VF大不良が多発す
るという問題点がありこの傾向は特にウェーハサイズを
125nm径以上に大きくしたり、オーミック金属として白
金を用いたときに顕著にあらわれていた。
条件は、おのずと限界があり、上述した従来製法例で
は、ベースコンタクト領域の形成が900℃で行なわれる
為、表面不純物濃度が十分でなく、その結果ベースオー
ミックコンタクト抵抗が大きくなり、VF大不良が多発す
るという問題点がありこの傾向は特にウェーハサイズを
125nm径以上に大きくしたり、オーミック金属として白
金を用いたときに顕著にあらわれていた。
本発明の半導体装置の製造方法は、一導電型半導体基
板の表面に逆導電型不純物を選択的に拡散して活性ベー
ス領域を形成する工程と、該ベース領域上に第１の絶縁
膜と第１の絶縁膜を侵す液でエッチングされない第２の
絶縁膜を順次堆積する工程と、該第２の絶縁膜を選択的
にエッチング除去してエミッタ孔とベースコンタクト孔
を開口し、前記第１の絶縁膜の表面を露出させる工程
と、前記エミッタ孔のみの前記第１の絶縁膜を選択的に
エッチング除去して前記活性ベース領域の表面を露出さ
せる工程と、前記エミッタ孔を含む第２の絶縁膜上にポ
リシリコン層を形成する工程と、該ポリシリコン層に一
導電型不純物をイオン注入し、高温熱処理して前記ポリ
シリコン層より前記ベース領域に不純物を拡散させエミ
ッタ領域を形成する工程と、前記ポリシリコン層の上に
パターニングしたホトレジスト膜を形成し、前記ホトレ
ジスト膜をマスクとして前記ポリシリコン層をエッチン
グしてエミッタ電極を形成する工程と、前記ホトレジス
ト膜及び前記第２の絶縁膜をマスクとして逆導電型不純
物を前記第１の絶縁膜を通してイオン注入して前記ベー
ス領域内にベースコンタクト領域を形成する工程と、前
記ベースコンタクト領域上の前記第１の絶縁膜を除去し
た後、逆導電型不純物を前記ベースコンタクト領域に熱
拡散する工程とを含んで構成される。
板の表面に逆導電型不純物を選択的に拡散して活性ベー
ス領域を形成する工程と、該ベース領域上に第１の絶縁
膜と第１の絶縁膜を侵す液でエッチングされない第２の
絶縁膜を順次堆積する工程と、該第２の絶縁膜を選択的
にエッチング除去してエミッタ孔とベースコンタクト孔
を開口し、前記第１の絶縁膜の表面を露出させる工程
と、前記エミッタ孔のみの前記第１の絶縁膜を選択的に
エッチング除去して前記活性ベース領域の表面を露出さ
せる工程と、前記エミッタ孔を含む第２の絶縁膜上にポ
リシリコン層を形成する工程と、該ポリシリコン層に一
導電型不純物をイオン注入し、高温熱処理して前記ポリ
シリコン層より前記ベース領域に不純物を拡散させエミ
ッタ領域を形成する工程と、前記ポリシリコン層の上に
パターニングしたホトレジスト膜を形成し、前記ホトレ
ジスト膜をマスクとして前記ポリシリコン層をエッチン
グしてエミッタ電極を形成する工程と、前記ホトレジス
ト膜及び前記第２の絶縁膜をマスクとして逆導電型不純
物を前記第１の絶縁膜を通してイオン注入して前記ベー
ス領域内にベースコンタクト領域を形成する工程と、前
記ベースコンタクト領域上の前記第１の絶縁膜を除去し
た後、逆導電型不純物を前記ベースコンタクト領域に熱
拡散する工程とを含んで構成される。
次に、本発明について図面を参照しながら説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図であ
る。
するための工程順に示した半導体チップの断面図であ
る。
まず、第１図（ａ）に示すように、従来製法と同様に
してＮ型シリコン基板１に、絶縁膜2,活性ベース領域3,
酸化シリコン膜4,窒化シリコン膜5,エミッタ孔，ベース
コンタクト孔，ポリシリコン層6,エミッタ領域８をそれ
ぞれ形成した後、写真蝕刻法によりエミッタ孔上のポリ
シリコン層６の上に厚さ1.3μｍのホトレシスト膜９を
パターニングして設け、次に、RIEによりホトレジスト
膜９を耐エッチングとしてポリシリコン層６をエッチン
グ除去する。
してＮ型シリコン基板１に、絶縁膜2,活性ベース領域3,
酸化シリコン膜4,窒化シリコン膜5,エミッタ孔，ベース
コンタクト孔，ポリシリコン層6,エミッタ領域８をそれ
ぞれ形成した後、写真蝕刻法によりエミッタ孔上のポリ
シリコン層６の上に厚さ1.3μｍのホトレシスト膜９を
パターニングして設け、次に、RIEによりホトレジスト
膜９を耐エッチングとしてポリシリコン層６をエッチン
グ除去する。
次に、第１図（ｂ）に示すように、ホトレシスト膜９
及び窒化シリコン膜５を耐イオン注入マスクとしてホウ
素イオンを加速エネルギー20keV、ドース量１×1015cm
-2でイオン注入し、ベースコンタクト領域10を形成す
る。
及び窒化シリコン膜５を耐イオン注入マスクとしてホウ
素イオンを加速エネルギー20keV、ドース量１×1015cm
-2でイオン注入し、ベースコンタクト領域10を形成す
る。
次に、第１図（ｃ）に示すように、ホトレジスト膜９
を除去した後、酸化シリコン膜11を0.2μｍの厚さに堆
積してポリシリコン層６を被覆する。
を除去した後、酸化シリコン膜11を0.2μｍの厚さに堆
積してポリシリコン層６を被覆する。
次に、第１図（ｄ）に示すように、写真蝕刻法により
ポリシリコン層６上以外の酸化シリコン膜11とベースコ
ンタクト領域10上の酸化シリコン膜４を順次にエッチン
グ除去した後、ポリシリコン層６及び窒化シリコン膜５
をマスクとして、ベースコンタクト領域10内にホウ素を
900℃30分で拡散し、ベースコンタクト領域10の補償拡
散とアニールを同時に実施する。
ポリシリコン層６上以外の酸化シリコン膜11とベースコ
ンタクト領域10上の酸化シリコン膜４を順次にエッチン
グ除去した後、ポリシリコン層６及び窒化シリコン膜５
をマスクとして、ベースコンタクト領域10内にホウ素を
900℃30分で拡散し、ベースコンタクト領域10の補償拡
散とアニールを同時に実施する。
次に、第１図（ｅ）に示すように、従来製法と同様に
して、酸化シリコン膜11をエッチング除去した後、白金
シリサイド層12,エミッタ電極13,ベース電極14をそれぞ
れ形成する。
して、酸化シリコン膜11をエッチング除去した後、白金
シリサイド層12,エミッタ電極13,ベース電極14をそれぞ
れ形成する。
第２図（ａ）〜（ｄ）は、本発明の第２の実施例を説
明するための工程順に示した半導体チップの断面図であ
る。
明するための工程順に示した半導体チップの断面図であ
る。
第２図（ａ）に示すように、従来製法と同様にしてＮ
型シリコン基板１に絶縁膜2,活性ベース領域3,厚さ30nm
の酸化シリコン膜4,厚さ0.1μｍの窒化シリコン膜5,エ
ミッタ孔，ベースコンタクト孔をそれぞれ形成する。
型シリコン基板１に絶縁膜2,活性ベース領域3,厚さ30nm
の酸化シリコン膜4,厚さ0.1μｍの窒化シリコン膜5,エ
ミッタ孔，ベースコンタクト孔をそれぞれ形成する。
次に、第２図（ｂ）に示すように、ベースコンタクト
孔を被覆するホトレジスト膜20を1.3μｍの厚さに選択
的に設け、ホトレジスト膜20を耐イオン注入マスクとし
て、リンイオンを加速エネルギー70keVドーズ量５×10
15cm-2でイオン注入し、エミッタ領域21を形成する。
孔を被覆するホトレジスト膜20を1.3μｍの厚さに選択
的に設け、ホトレジスト膜20を耐イオン注入マスクとし
て、リンイオンを加速エネルギー70keVドーズ量５×10
15cm-2でイオン注入し、エミッタ領域21を形成する。
次に、第２図（ｃ）に示すように、ホトレジスト膜20
を除去した後、エミッタ孔を被覆するホトレジスト膜22
を設け、ホトレジスト膜22をマスクとしてホウ素イオン
をイオン注入し、ベースコンタクト領域23を形成する。
を除去した後、エミッタ孔を被覆するホトレジスト膜22
を設け、ホトレジスト膜22をマスクとしてホウ素イオン
をイオン注入し、ベースコンタクト領域23を形成する。
次に、第２図（ｄ）に示すように、ホトレジスト膜22
を除去し、気相成長法により、全面に酸化シリコン膜24
を形成した後、写真蝕刻法によりエミッタ領域21上以外
の酸化シリコン膜24とベースコンタクト領域23上の酸化
シリコン膜４を順次にエッチング除去する。次に、酸化
シリコン膜24及び窒化シリコン膜５をマスクとしてホウ
素を拡散し、エミッタ領域21のアニールとベースコンタ
クト領域23への補償拡散を同時に実施する。
を除去し、気相成長法により、全面に酸化シリコン膜24
を形成した後、写真蝕刻法によりエミッタ領域21上以外
の酸化シリコン膜24とベースコンタクト領域23上の酸化
シリコン膜４を順次にエッチング除去する。次に、酸化
シリコン膜24及び窒化シリコン膜５をマスクとしてホウ
素を拡散し、エミッタ領域21のアニールとベースコンタ
クト領域23への補償拡散を同時に実施する。
以上説明したように本発明は、ベースコンタクト領域
の形成が高濃度イオン注入と熱拡散の組合せで行なわれ
るので、表面不純物濃度を十分高くすることが可能とな
り、その結果ベースのオーミックコンタクト抵抗が小さ
くなり、VF大不良の発生を大幅に低減することができる
という効果を有する。
の形成が高濃度イオン注入と熱拡散の組合せで行なわれ
るので、表面不純物濃度を十分高くすることが可能とな
り、その結果ベースのオーミックコンタクト抵抗が小さ
くなり、VF大不良の発生を大幅に低減することができる
という効果を有する。
第１図（ａ）〜（ｅ）及び第２図（ａ）〜（ｄ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｅ）は従
来の半導体装置の製造方法を説明するための工程順に示
した半導体チップの断面図である。 １……Ｎ型シリコン基板、２……絶縁膜、３……活性ベ
ース領域、４……酸化シリコン、５……窒化シリコン
膜、６……ポリシリコン層、７……酸化シリコン膜、８
……エミッタ領域、９……ホトレじスト膜、10……ベー
スコンタクト領域、11……酸化シリコン膜、12……白金
シリサイド層、13……エミッタ電極、14……ベース電
極、20……ホトレジスト膜、21……エミッタ領域、22…
…ホトレジスト膜、23……ベースコンタクト領域、24…
…酸化シリコン膜。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｅ）は従
来の半導体装置の製造方法を説明するための工程順に示
した半導体チップの断面図である。 １……Ｎ型シリコン基板、２……絶縁膜、３……活性ベ
ース領域、４……酸化シリコン、５……窒化シリコン
膜、６……ポリシリコン層、７……酸化シリコン膜、８
……エミッタ領域、９……ホトレじスト膜、10……ベー
スコンタクト領域、11……酸化シリコン膜、12……白金
シリサイド層、13……エミッタ電極、14……ベース電
極、20……ホトレジスト膜、21……エミッタ領域、22…
…ホトレジスト膜、23……ベースコンタクト領域、24…
…酸化シリコン膜。
Claims (1)
- 【請求項１】一導電型半導体基板の表面に逆導電型不純
物を選択的に拡散してベース領域を形成する工程と、該
ベース領域上に第１の絶縁膜と第１の絶縁膜を侵す液で
エッチングされない第２の絶縁膜を順次堆積する工程
と、該第２の絶縁膜を選択的にエッチング除去してエミ
ッタ孔とベースコンタクト孔を開口し前記第１の絶縁膜
の表面を露出させる工程と、前記エミッタ孔のみの前記
第１の絶縁膜を選択的にエッチング除去して前記ベース
領域の表面を露出させる工程と、前記エミッタ孔を含む
第２の絶縁膜上にポリシリコン層を形成する工程と、該
ポリシリコン層に一導電型不純物をイオン注入し高温熱
処理して前記ポリシリコン層より前記ベース領域に不純
物を拡散させエミッタ領域を形成する工程と、前記ポリ
シリコン層の上にパターニングしたホトレジスト膜を形
成し前記ホトレジスト膜をマスクとして前記ポリシリコ
ン層をエッチングしてエミッタ電極を形成する工程と、
前記ホトレジスト膜及び前記第２の絶縁膜をマスクとし
て逆導電型不純物を前記第１の絶縁膜を通してイオン注
入して前記ベース領域内にベースコンタクト領域を形成
する工程と、前記ベースコンタクト領域上の前記第１の
絶縁膜を除去した後、逆導電型不純物を前記ベースコン
タクト領域に熱拡散する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28616390A JP2624365B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28616390A JP2624365B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162430A JPH04162430A (ja) | 1992-06-05 |
| JP2624365B2 true JP2624365B2 (ja) | 1997-06-25 |
Family
ID=17700757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28616390A Expired - Fee Related JP2624365B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624365B2 (ja) |
-
1990
- 1990-10-24 JP JP28616390A patent/JP2624365B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162430A (ja) | 1992-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |