JPH04162430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04162430A JPH04162430A JP28616390A JP28616390A JPH04162430A JP H04162430 A JPH04162430 A JP H04162430A JP 28616390 A JP28616390 A JP 28616390A JP 28616390 A JP28616390 A JP 28616390A JP H04162430 A JPH04162430 A JP H04162430A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に高周波ト
ランジスタを有する半導体装置の製造方法に関する。
ランジスタを有する半導体装置の製造方法に関する。
第３図（ａ）〜（ｅ）は、従来の半導体装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。
を説明するための工程順に示した半導体チップの断面図
である。
ます、第３図（ａ）に示すように、Ｎ型シリコン基板の
表面に選択的に設けた絶縁膜２を拡散マスクとしてホウ
素をイオン注入してＰ型の活性ベース領域３を形成した
後、ベース領域３を含む表面に厚さ６０ｎｍの酸化シリ
コン膜４及び０．１μｍの窒化シリコン膜５を順次堆積
して形成する。次に、写真蝕刻法により、窒化シリコン
膜５を選択的にエツチングしてエミッタ孔とベースコン
タクト孔を設ける。
表面に選択的に設けた絶縁膜２を拡散マスクとしてホウ
素をイオン注入してＰ型の活性ベース領域３を形成した
後、ベース領域３を含む表面に厚さ６０ｎｍの酸化シリ
コン膜４及び０．１μｍの窒化シリコン膜５を順次堆積
して形成する。次に、写真蝕刻法により、窒化シリコン
膜５を選択的にエツチングしてエミッタ孔とベースコン
タクト孔を設ける。
次に、第３図（ｂ）に示すように、写真蝕刻法によりエ
ミッタ孔のみの酸化シリコン膜４を選択的にエツチング
してベース領域３の表面を露出する。次に、気相成長法
によりエミッタ孔を含む表面にポリシリコン層６を０２
μｍの厚さに形成した後、ポリシリコン層６に砒素イオ
ンを加速エネルキ−７０ｋｅＶ、ドーズ量Ｉ Ｘ １０
１６ｃｍ−２でイオン注入する。次に、ポリシリコン層
６の表面に酸化シリコン膜７を堆積して被覆し、９５０
°Ｃの熱処理を５０分間行ない、エミッタ孔のポリシリ
コン層６よりベース領域３へ不純物を拡散させてエミッ
タ領域８を形成する。
ミッタ孔のみの酸化シリコン膜４を選択的にエツチング
してベース領域３の表面を露出する。次に、気相成長法
によりエミッタ孔を含む表面にポリシリコン層６を０２
μｍの厚さに形成した後、ポリシリコン層６に砒素イオ
ンを加速エネルキ−７０ｋｅＶ、ドーズ量Ｉ Ｘ １０
１６ｃｍ−２でイオン注入する。次に、ポリシリコン層
６の表面に酸化シリコン膜７を堆積して被覆し、９５０
°Ｃの熱処理を５０分間行ない、エミッタ孔のポリシリ
コン層６よりベース領域３へ不純物を拡散させてエミッ
タ領域８を形成する。
次に、第３図（ｃ）に示すように、酸化シリコン膜７を
全面エツチング除去した後、全面にホ１へレジスト膜９
を塗布してパターニングし、エミッタ札止のポリシリコ
ン層６の表面にホトレジスト膜９のパターンを形成する
。
全面エツチング除去した後、全面にホ１へレジスト膜９
を塗布してパターニングし、エミッタ札止のポリシリコ
ン層６の表面にホトレジスト膜９のパターンを形成する
。
次に第３図（ｄ）に示すように、ＲＩＥ法により、ホト
レジスト膜９を耐エツチングマスクとしてポリシリコン
層６をエツチング除去してポリシリコン電極を形成し、
ホトレジスト膜９を除去する。次に、ポリシリコン層６
を含む表面に酸化シリコン膜１１を０．２μｍの厚さに
堆積する。次に、写真蝕刻法によりポリシリコン層６上
以外の酸化シリコン膜１１とベースコンタク１〜孔の酸
化シリコン膜４を選択的に順次にエツチング除去する。
レジスト膜９を耐エツチングマスクとしてポリシリコン
層６をエツチング除去してポリシリコン電極を形成し、
ホトレジスト膜９を除去する。次に、ポリシリコン層６
を含む表面に酸化シリコン膜１１を０．２μｍの厚さに
堆積する。次に、写真蝕刻法によりポリシリコン層６上
以外の酸化シリコン膜１１とベースコンタク１〜孔の酸
化シリコン膜４を選択的に順次にエツチング除去する。
次に、第３図（ｅ）に示すように、酸化シリコン膜１１
及び窒化シリコン膜５をマスクとしてベース領域３内に
ホウ素を９００°Ｃ３０分で拡散し、ベースコンタクト
領域１−０を形成する。次に、窒化シリコン膜５を耐エ
ツチングマスクとして酸化シリコン膜１１をエツチング
除去した後、全面に白金層を蒸着し、ポリシリコン層６
及びベースコンタクト領域１０との界面にそれぞれ白金
シリサイド層１２を形成する。次に、チタン層・白金層
・金層を順次蒸着して選択的にエツチングし、３層構造
のエミッタ電極１３とベース電極］４をそれぞれ形成す
る。
及び窒化シリコン膜５をマスクとしてベース領域３内に
ホウ素を９００°Ｃ３０分で拡散し、ベースコンタクト
領域１−０を形成する。次に、窒化シリコン膜５を耐エ
ツチングマスクとして酸化シリコン膜１１をエツチング
除去した後、全面に白金層を蒸着し、ポリシリコン層６
及びベースコンタクト領域１０との界面にそれぞれ白金
シリサイド層１２を形成する。次に、チタン層・白金層
・金層を順次蒸着して選択的にエツチングし、３層構造
のエミッタ電極１３とベース電極］４をそれぞれ形成す
る。
一般に、高周波トランジスタの高周波特性を向上させる
ためには、素子の微細化と共に各接合深さのシャロー化
をはかることによってエミッタしゃ断層波数ｆ１を高く
することが重要である。それ故、近年、エミッタ領域を
形成する不純物は燐から砒素へ、又形成する温度は１０
００〜１１００°Ｃから９００〜９５０°Ｃへと低温化
する傾向にあるのが現状である。
ためには、素子の微細化と共に各接合深さのシャロー化
をはかることによってエミッタしゃ断層波数ｆ１を高く
することが重要である。それ故、近年、エミッタ領域を
形成する不純物は燐から砒素へ、又形成する温度は１０
００〜１１００°Ｃから９００〜９５０°Ｃへと低温化
する傾向にあるのが現状である。
したがって、エミッタ領域の形成後に行なえる熱処理条
件は、おのずと限界があり、上述した従来製法例では、
ベースコンタクト領域の形成が９００℃で行なわれる為
、表面不純物濃度が十分でなく、その結果ベースオーミ
ックコンタクト抵抗が大きくなり、■１大不良か多発す
るという問題点がありこの傾向は特にウェーハサイズを
１２５ｎｍ径以上に大きくしたり、オーミック金属とし
て白金を用いたときに顕著にあられれていた。
件は、おのずと限界があり、上述した従来製法例では、
ベースコンタクト領域の形成が９００℃で行なわれる為
、表面不純物濃度が十分でなく、その結果ベースオーミ
ックコンタクト抵抗が大きくなり、■１大不良か多発す
るという問題点がありこの傾向は特にウェーハサイズを
１２５ｎｍ径以上に大きくしたり、オーミック金属とし
て白金を用いたときに顕著にあられれていた。
本発明の半導体装置の製造方法は、−導電型半導体基板
の表面に逆導電型不純物を選択的に拡散して活性ベース
領域を形成する工程と、該ベース領域上に第１の絶縁膜
と第１の絶縁膜を侵す液でエツチングされない第２の絶
縁膜を順次堆積する工程と、該第２の絶縁膜を選択的に
エツチング除去してエミッタ孔とベースコンタクト孔を
開口し、前記第１の絶縁膜の表面を露出させる工程と、
前記エミッタ孔のみの前記第１の絶縁膜を選択的にエツ
チング除去して前記活性ベース領域の表面を露出させる
工程と、前記エミッタ孔を含む第２の絶縁膜上にポリシ
リコン層を形成する工程と、該ポリシリコン層に一導電
型不純物をイオン注入し、高温熱処理して前記ポリシリ
コン層より６一 前記ベース領域に不純物を拡散させエミッタ領域を形成
する工程と、前記ポリシリコン層の上にパターニングし
たホトレジスト膜を形成し、前記ホトレジスト膜をマス
クとして前記ポリシリコン層をエツチングしてエミッタ
電極を形成する工程と、前記ホトレジスト膜及び前記第
２の絶縁膜をマスクとして逆導電型不純物をイオン注入
して前記ベース領域内にベースコンタクト領域を形成す
る工程とを含んで構成される。
の表面に逆導電型不純物を選択的に拡散して活性ベース
領域を形成する工程と、該ベース領域上に第１の絶縁膜
と第１の絶縁膜を侵す液でエツチングされない第２の絶
縁膜を順次堆積する工程と、該第２の絶縁膜を選択的に
エツチング除去してエミッタ孔とベースコンタクト孔を
開口し、前記第１の絶縁膜の表面を露出させる工程と、
前記エミッタ孔のみの前記第１の絶縁膜を選択的にエツ
チング除去して前記活性ベース領域の表面を露出させる
工程と、前記エミッタ孔を含む第２の絶縁膜上にポリシ
リコン層を形成する工程と、該ポリシリコン層に一導電
型不純物をイオン注入し、高温熱処理して前記ポリシリ
コン層より６一 前記ベース領域に不純物を拡散させエミッタ領域を形成
する工程と、前記ポリシリコン層の上にパターニングし
たホトレジスト膜を形成し、前記ホトレジスト膜をマス
クとして前記ポリシリコン層をエツチングしてエミッタ
電極を形成する工程と、前記ホトレジスト膜及び前記第
２の絶縁膜をマスクとして逆導電型不純物をイオン注入
して前記ベース領域内にベースコンタクト領域を形成す
る工程とを含んで構成される。
次に、本発明について図面を参照しながら説明する。
第１図＜ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ＞に示すように、従来製法と同様にし
てＮ型シリコン基板１に、絶縁膜２．活性ベース領域３
．酸化シリコン膜４．窒化シリコン膜５．エミッタ孔、
ベースコンタクト孔、ポリシリコン層６．エミッタ領域
８をそれぞれ形成した後、写真蝕刻法によりエミッタ札
止のポリシリコン層６の上に厚さ１．３μｍのホトレジ
スト膜９をパターニングして設け、次に、ＲＩＥ法によ
りホ）・レジスト膜９を耐エツチングマスクとしてポリ
シリコン層６をエツチング除去する。
てＮ型シリコン基板１に、絶縁膜２．活性ベース領域３
．酸化シリコン膜４．窒化シリコン膜５．エミッタ孔、
ベースコンタクト孔、ポリシリコン層６．エミッタ領域
８をそれぞれ形成した後、写真蝕刻法によりエミッタ札
止のポリシリコン層６の上に厚さ１．３μｍのホトレジ
スト膜９をパターニングして設け、次に、ＲＩＥ法によ
りホ）・レジスト膜９を耐エツチングマスクとしてポリ
シリコン層６をエツチング除去する。
次に、第１図（ｂ）に示すように、ホトレジスト膜９及
び窒化シリコン膜５を耐イオン注入マスクとしてホウ素
イオンを加速エネルギー２゜ｋｅＶ、ドース量Ｉ Ｘ
１０１５ｃｍ−２でイオン注入し、ベースコンタクト領
域１０を形成する。
び窒化シリコン膜５を耐イオン注入マスクとしてホウ素
イオンを加速エネルギー２゜ｋｅＶ、ドース量Ｉ Ｘ
１０１５ｃｍ−２でイオン注入し、ベースコンタクト領
域１０を形成する。
次に、第１図（ｃ）に示すように、ホトレジスト膜９を
除去した後、酸化シリコン膜１１を０゜２μｍの厚さに
堆積してポリシリコン層６を被覆する。
除去した後、酸化シリコン膜１１を０゜２μｍの厚さに
堆積してポリシリコン層６を被覆する。
次に、第１図（ｄ）に示すように、写真蝕刻法によりポ
リシリコン層６上以外の酸化シリコン膜１１とベースコ
ンタクト領域１０上の酸化シリコン膜４を順次にエツチ
ング除去した後、ポリシリコン層６及び窒化シリコン膜
５をマスクとして、ベースコンタクト領域１０内にホウ
素を９００℃３０分で拡散し、ベースコンタクト領域１
０の補償拡散とアニールを同時に実施する。
リシリコン層６上以外の酸化シリコン膜１１とベースコ
ンタクト領域１０上の酸化シリコン膜４を順次にエツチ
ング除去した後、ポリシリコン層６及び窒化シリコン膜
５をマスクとして、ベースコンタクト領域１０内にホウ
素を９００℃３０分で拡散し、ベースコンタクト領域１
０の補償拡散とアニールを同時に実施する。
次に、第１図（ｅ）に示すように、従来製法と同様にし
て、酸化シリコン膜１１をエツチング除去した後、白金
シリサイド層１２．エミッタ電極１３、ベース電極１４
をそれぞれ形成する。
て、酸化シリコン膜１１をエツチング除去した後、白金
シリサイド層１２．エミッタ電極１３、ベース電極１４
をそれぞれ形成する。
第２図（ａ）〜（ｄ）は、本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
第２図（ａ＞に示すように、従来製法と同様にしてＮ型
シリコン基板１に絶縁膜２．活性ベース領域３．厚さ３
０ｎｍの酸化シリコン膜４．厚さ０．１μｍの窒化シリ
コン膜５．エミッタ孔、ヘースコンタクト孔をそれぞれ
形成する。
シリコン基板１に絶縁膜２．活性ベース領域３．厚さ３
０ｎｍの酸化シリコン膜４．厚さ０．１μｍの窒化シリ
コン膜５．エミッタ孔、ヘースコンタクト孔をそれぞれ
形成する。
次に、第２図（ｄ）に示すように、ベースコンタクト孔
を被覆するホトレジスト膜２０を１．３μｍの厚さに選
択的に設け、ホトレジスト膜２０を耐イオン注入マスク
として、リンイオンを加速エネルギー７０ｋｅＶドーズ
量５ Ｘ １０１５ｃｍ−２てイオン注入し、エミッタ
領域２１を形成する。
を被覆するホトレジスト膜２０を１．３μｍの厚さに選
択的に設け、ホトレジスト膜２０を耐イオン注入マスク
として、リンイオンを加速エネルギー７０ｋｅＶドーズ
量５ Ｘ １０１５ｃｍ−２てイオン注入し、エミッタ
領域２１を形成する。
次に、第２図（ｃ）に示すように、ホトレジスト膜２０
を除去した後、エミッタ孔を被覆するホトレジスト膜２
２を設け、ホトレジスト膜２２をマスクとしてホウ素イ
オンをイオン注入し、ベースコンタクト領域２３を形成
する。
を除去した後、エミッタ孔を被覆するホトレジスト膜２
２を設け、ホトレジスト膜２２をマスクとしてホウ素イ
オンをイオン注入し、ベースコンタクト領域２３を形成
する。
次に、第２図（ｄ）に示すように、ホトレジスト膜２２
を除去し、気相成長法により、全面に酸化シリコン膜２
４を形成した後、写真蝕刻法によりエミッタ領域２１上
以外の酸化シリコン膜２４とベースコンタクト領域２３
上の酸化シリコン膜４を順次にエツチング除去する。次
に、酸化シリコン膜２４及び窒化シリコン膜５をマスク
としてホウ素を拡散し、エミッタ領域２１のアニールと
ベースコンタク１〜領域２３への補償拡散を同時に実施
する。
を除去し、気相成長法により、全面に酸化シリコン膜２
４を形成した後、写真蝕刻法によりエミッタ領域２１上
以外の酸化シリコン膜２４とベースコンタクト領域２３
上の酸化シリコン膜４を順次にエツチング除去する。次
に、酸化シリコン膜２４及び窒化シリコン膜５をマスク
としてホウ素を拡散し、エミッタ領域２１のアニールと
ベースコンタク１〜領域２３への補償拡散を同時に実施
する。
以上説明したように本発明は、ベースコンタクト領域の
形成が高濃度イオン注入と熱拡散の組合せで行なわれる
ので、表面不純物濃度を十分高くすることか可能となり
、その結果ベースのオーミツクコンタクト抵抗が小さく
なり、■Ｆ大不良の発生を大幅に低減することができる
という効果を有する。
形成が高濃度イオン注入と熱拡散の組合せで行なわれる
ので、表面不純物濃度を十分高くすることか可能となり
、その結果ベースのオーミツクコンタクト抵抗が小さく
なり、■Ｆ大不良の発生を大幅に低減することができる
という効果を有する。
第１図（ａ）〜（ｅ）及び第２図（ａ）〜（ｄ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｅ）は従
来の半導体装置の製造方法を説明するための工程順に示
した半導体チップの断面図である。 １・・・Ｎ型シリコン基板、２・・・絶縁膜、３・・・
活性ベース領域、４・・・酸化シリコン膜、５・・・窒
化シリコン膜、６・・・ポリシリコン層、７・・・酸化
シリコン膜、８・・・エミッタ領域、９・・・ホトレし
スト膜、１０・・・ベースコンタクト領域、１１・・・
酸化シリコン膜、１２・・・白金シリサイド層、１３・
・・エミッタ電極、１４・・・ベース電極、２０・・・
ホトレジスト膜、２１・・・エミッタ領域、２２・・・
ホトレジスト膜、２３・・・ベースコンタクト領域、２
４・・・酸化シリコン膜。 代理人 弁理士 内 原 晋 馴 １ 閃
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｅ）は従
来の半導体装置の製造方法を説明するための工程順に示
した半導体チップの断面図である。 １・・・Ｎ型シリコン基板、２・・・絶縁膜、３・・・
活性ベース領域、４・・・酸化シリコン膜、５・・・窒
化シリコン膜、６・・・ポリシリコン層、７・・・酸化
シリコン膜、８・・・エミッタ領域、９・・・ホトレし
スト膜、１０・・・ベースコンタクト領域、１１・・・
酸化シリコン膜、１２・・・白金シリサイド層、１３・
・・エミッタ電極、１４・・・ベース電極、２０・・・
ホトレジスト膜、２１・・・エミッタ領域、２２・・・
ホトレジスト膜、２３・・・ベースコンタクト領域、２
４・・・酸化シリコン膜。 代理人 弁理士 内 原 晋 馴 １ 閃
Claims (1)
- 一導電型半導体基板の表面に逆導電型不純物を選択的
に拡散して活性ベース領域を形成する工程と、該ベース
領域上に第１の絶縁膜と第１の絶縁膜を侵す液でエッチ
ングされない第２の絶縁膜を順次堆積する工程と、該第
２の絶縁膜を選択的にエッチング除去してエミッタ孔と
ベースコンタクト孔を開口し前記第１の絶縁膜の表面を
露出させる工程、と、前記エミッタ孔のみの前記第１の
絶縁膜を選択的にエッチング除去して前記活性ベース領
域の表面を露出させる工程と、前記エミッタ孔を含む第
２の絶縁膜上にポリシリコン層を形成する工程と、該ポ
リシリコン層に一導電型不純物をイオン注入し高温熱処
理して前記ポリシリコン層より前記ベース領域に不純物
を拡散させエミッタ領域を形成する工程と、前記ポリシ
リコン層の上にパターニングしたホトレジスト膜を形成
し前記ホトレジスト膜をマスクとして前記ポリシリコン
層をエッチングしてエミッタ電極を形成する工程と、前
記ホトレジスト膜及び前記第２の絶縁膜をマスクとして
逆導電型不純物をイオン注入して前記ベース領域内にベ
ースコンタクト領域を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28616390A JP2624365B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28616390A JP2624365B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162430A true JPH04162430A (ja) | 1992-06-05 |
| JP2624365B2 JP2624365B2 (ja) | 1997-06-25 |
Family
ID=17700757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28616390A Expired - Fee Related JP2624365B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624365B2 (ja) |
-
1990
- 1990-10-24 JP JP28616390A patent/JP2624365B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2624365B2 (ja) | 1997-06-25 |
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