JPH0691097B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0691097B2 JPH0691097B2 JP59079260A JP7926084A JPH0691097B2 JP H0691097 B2 JPH0691097 B2 JP H0691097B2 JP 59079260 A JP59079260 A JP 59079260A JP 7926084 A JP7926084 A JP 7926084A JP H0691097 B2 JPH0691097 B2 JP H0691097B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明はバイポーラトランジスタを含む半導体装置の
製造方法に関する。
製造方法に関する。
（ロ）従来技術 近年、バイポーラ半導体装置の高速化を図るために、種
々の手段が提案実施されている。例えば、エミッタ層と
エミッタ電極とのパターンズレをなくしてこれらの微細
加工を実現することにより、装置の高速化を図る手段が
ある。
々の手段が提案実施されている。例えば、エミッタ層と
エミッタ電極とのパターンズレをなくしてこれらの微細
加工を実現することにより、装置の高速化を図る手段が
ある。
第１図は前記従来の半導体装置の製造方法を示す説明図
である。
である。
Ｎ型基板１にP+型の外部ベース層（EXTRINSIC BASE）
２およびP-型の内部ベース層（INTRINSIC BASE）３を形
成したのち、基板表面に熱酸化膜４とCVD-SiO2５とを形
成する（同図（ａ）参照） 両者の選択エッチングト性を利用して、CVD-SiO2５の
パターンニングを行う（同図（ｂ）参照）。
２およびP-型の内部ベース層（INTRINSIC BASE）３を形
成したのち、基板表面に熱酸化膜４とCVD-SiO2５とを形
成する（同図（ａ）参照） 両者の選択エッチングト性を利用して、CVD-SiO2５の
パターンニングを行う（同図（ｂ）参照）。
基板表面に窒化珪素膜６を成長させ、エミッタ領域に
対応してパターンニングを行い、さらに、これをマスク
として前記熱酸化膜４をエッチングする。（同図（ｃ）
参照）。
対応してパターンニングを行い、さらに、これをマスク
として前記熱酸化膜４をエッチングする。（同図（ｃ）
参照）。
Ｎ型不純物をイオン打ち込みして、N+型のエミッタ層
７を形成する。そして、この基板表面にアルミニウムな
どを蒸着して、パターンニングすることによりエミッタ
電極８を形成する（同図（ｄ））。
７を形成する。そして、この基板表面にアルミニウムな
どを蒸着して、パターンニングすることによりエミッタ
電極８を形成する（同図（ｄ））。
このように、前述した従来方法は、エミッタ層とその電
極を自己整合によって形成するため、エミッタの微細加
工が可能であり、この意味において半導体装置の高速化
を図る上で一つの有効な手段である。
極を自己整合によって形成するため、エミッタの微細加
工が可能であり、この意味において半導体装置の高速化
を図る上で一つの有効な手段である。
しかしながら、この方法はエミッタ層自身が外部ベース
層あるいは内部ベース層に対し自己整合によって形成さ
れるものでない。したがって、前記窒化珪素膜のパター
ンニングにマスクズレが生じると、外部ベース層からエ
ミッタ層にいたる領域９の不純物濃度が変動する。これ
により高周波特性に影響を与える時定数CEB・rbb′（CE
Bはエミッタ−ベース間容量、rbb′はベース拡がり抵抗
を意味する）にバラツキを生じ易い。例えば、高濃度不
純物層である外部ベース層とエミッタ層とが直接に接す
るとCEBが大きくなることにより、一方、外部ベース層
９とエミッタ層７の間に内部ベース層３を構成するP-層
が介在するとrbb′が大きくなることにより、ともに前
記時定数が増大する。そのため、この方法は時定数CEB
・rbb′の小さい装置を容易に製造し難いという意味に
おいて、装置の高速化が困難である。
層あるいは内部ベース層に対し自己整合によって形成さ
れるものでない。したがって、前記窒化珪素膜のパター
ンニングにマスクズレが生じると、外部ベース層からエ
ミッタ層にいたる領域９の不純物濃度が変動する。これ
により高周波特性に影響を与える時定数CEB・rbb′（CE
Bはエミッタ−ベース間容量、rbb′はベース拡がり抵抗
を意味する）にバラツキを生じ易い。例えば、高濃度不
純物層である外部ベース層とエミッタ層とが直接に接す
るとCEBが大きくなることにより、一方、外部ベース層
９とエミッタ層７の間に内部ベース層３を構成するP-層
が介在するとrbb′が大きくなることにより、ともに前
記時定数が増大する。そのため、この方法は時定数CEB
・rbb′の小さい装置を容易に製造し難いという意味に
おいて、装置の高速化が困難である。
また、前記理由によりrbb′が大きくなると、これに伴
い雑音が増えるという問題をも生じる。
い雑音が増えるという問題をも生じる。
（ハ）目的 この発明に係る半導体装置の製造方法は、装置の高速化
および低雑音化に適した半導体装置の製造方法を提供す
ることを目的としている。
および低雑音化に適した半導体装置の製造方法を提供す
ることを目的としている。
（ニ）構成 この発明に係る半導体装置の製造方法は、バイポーラト
ランジスタを、半導体基板上に多結晶シリコン層、熱酸
化膜及び窒化珪素膜を順に積層形成する工程と、バイポ
ーラトランジスタの外部ベース層形成領域間の領域を残
して前記窒化珪素膜にエッチングを施した後、エミッタ
層形成領域は覆うが外部ベース層形成領域は開口するよ
うにレジスト膜を形成して窒化珪素膜とレジスト膜とか
らなる遮蔽層を形成する工程と、前記遮蔽層をマスクと
して中濃度の中間不純物層を有する外部ベース層を形成
すべき不純物を打ち込む工程と、前記遮蔽層のレジスト
膜を除去し、窒化珪素膜をマスクとして前記多結晶シリ
コン層及び半導体基板を選択的に酸化する工程と、前記
窒化珪素膜を除去し、前記多結晶シリコン層を介して不
純物を打ち込み、前記選択的に形成した酸化膜を利用し
た自己整合によって内部ベース層を形成する工程と、前
記多結晶シリコン層に不純物を打ち込んだ後、前記不純
物を多結晶シリコン層から基板内へ拡散させることによ
り、前記選択的に形成した酸化膜を利用した自己整合に
よってエミッタ層を形成する工程と、前記多結晶シリコ
ン層をコンタクトとしてエミッタ電極を自己整合によっ
て形成する工程から成る方法により形成することを特徴
としている。
ランジスタを、半導体基板上に多結晶シリコン層、熱酸
化膜及び窒化珪素膜を順に積層形成する工程と、バイポ
ーラトランジスタの外部ベース層形成領域間の領域を残
して前記窒化珪素膜にエッチングを施した後、エミッタ
層形成領域は覆うが外部ベース層形成領域は開口するよ
うにレジスト膜を形成して窒化珪素膜とレジスト膜とか
らなる遮蔽層を形成する工程と、前記遮蔽層をマスクと
して中濃度の中間不純物層を有する外部ベース層を形成
すべき不純物を打ち込む工程と、前記遮蔽層のレジスト
膜を除去し、窒化珪素膜をマスクとして前記多結晶シリ
コン層及び半導体基板を選択的に酸化する工程と、前記
窒化珪素膜を除去し、前記多結晶シリコン層を介して不
純物を打ち込み、前記選択的に形成した酸化膜を利用し
た自己整合によって内部ベース層を形成する工程と、前
記多結晶シリコン層に不純物を打ち込んだ後、前記不純
物を多結晶シリコン層から基板内へ拡散させることによ
り、前記選択的に形成した酸化膜を利用した自己整合に
よってエミッタ層を形成する工程と、前記多結晶シリコ
ン層をコンタクトとしてエミッタ電極を自己整合によっ
て形成する工程から成る方法により形成することを特徴
としている。
（ホ）実施例 第２図はこの発明に係る半導体装置の製造方法の一実施
例の説明図である。
例の説明図である。
Ｎ型のシリコン基板11の表面に多結晶シリコン12を成
長させ、さらに熱酸化膜13を形成した後、窒化珪素膜14
を気相成長させる（同図（ａ）参照）。
長させ、さらに熱酸化膜13を形成した後、窒化珪素膜14
を気相成長させる（同図（ａ）参照）。
エミッタ領域に当たる部分に窒化珪素膜14を残して、
他をエッチングにより除去する。そして、少なくとも外
部ベース領域に当たる部分および前記窒化珪素膜14の周
辺部を除いて、基板表面にレジスト15、15′を被着す
る。したがって、窒化珪素膜14およびレジスト15′はエ
ミッタ領域に対応して形成され、該領域の周辺部の膜厚
を薄くした遮蔽層として作用する。これらの遮蔽層およ
びレジスト15をマスクとしてＰ型不純物としての硼素を
イオン打ち込みする（同図（ｂ）参照）。イオン打ち込
みの注入エネルギーは膜厚が薄く設定された遮蔽層、す
なわち、窒化珪素膜14の周辺部を適宜量の硼素イオンが
通過する値に設定される。
他をエッチングにより除去する。そして、少なくとも外
部ベース領域に当たる部分および前記窒化珪素膜14の周
辺部を除いて、基板表面にレジスト15、15′を被着す
る。したがって、窒化珪素膜14およびレジスト15′はエ
ミッタ領域に対応して形成され、該領域の周辺部の膜厚
を薄くした遮蔽層として作用する。これらの遮蔽層およ
びレジスト15をマスクとしてＰ型不純物としての硼素を
イオン打ち込みする（同図（ｂ）参照）。イオン打ち込
みの注入エネルギーは膜厚が薄く設定された遮蔽層、す
なわち、窒化珪素膜14の周辺部を適宜量の硼素イオンが
通過する値に設定される。
前記レジスト15、15′を除去したのち、窒化珪素膜14
をマスクとして基板11を熱処理し、選択酸化膜16を形成
する。このとき、遮蔽層のない部分に打ち込まれた高濃
度の硼素イオンが拡散されP+型の外部ベース層17を形成
する。一方、窒化珪素膜14の周辺を通過して打ち込まれ
た中濃度の硼素イオンが拡散されて中濃度不純物領域で
あるＰ領域18を形成する（同図（ｃ）参照）。Ｐ領域18
の内側端縁は拡散時の横拡がりにより多結晶シリコン12
の周辺に接する程度に前記熱処理の温度条件が設定され
る。
をマスクとして基板11を熱処理し、選択酸化膜16を形成
する。このとき、遮蔽層のない部分に打ち込まれた高濃
度の硼素イオンが拡散されP+型の外部ベース層17を形成
する。一方、窒化珪素膜14の周辺を通過して打ち込まれ
た中濃度の硼素イオンが拡散されて中濃度不純物領域で
あるＰ領域18を形成する（同図（ｃ）参照）。Ｐ領域18
の内側端縁は拡散時の横拡がりにより多結晶シリコン12
の周辺に接する程度に前記熱処理の温度条件が設定され
る。
窒化珪素膜14及び熱酸化膜13を除去した後、多結晶シ
リコン12を介してＰ型不純物としての硼素のイオン打ち
込みを行い、選択酸化膜16を利用した自己整合によって
P-型の内部ベース層19を形成する（同図（ｄ）参照）。
リコン12を介してＰ型不純物としての硼素のイオン打ち
込みを行い、選択酸化膜16を利用した自己整合によって
P-型の内部ベース層19を形成する（同図（ｄ）参照）。
Ｎ型不純物としての例えば砒素を多結晶シリコン12中
にイオン打ち込みし、さらに、熱処理によって前記多結
晶シリコン12から基板11へ砒素の拡散を行うことによ
り、選択酸化膜16を利用した自己整合によってN+型のエ
ミッタ層20を形成する。（同図（ｅ）参照）。同図より
明らかなように、外部ベース層17とエミッタ層19との間
にＰ領域18が介在する。
にイオン打ち込みし、さらに、熱処理によって前記多結
晶シリコン12から基板11へ砒素の拡散を行うことによ
り、選択酸化膜16を利用した自己整合によってN+型のエ
ミッタ層20を形成する。（同図（ｅ）参照）。同図より
明らかなように、外部ベース層17とエミッタ層19との間
にＰ領域18が介在する。
P+のコンタクト孔を形成する工程を経た後、基板表面
にアルミニウム等の金属層を蒸着形成し、フォトエッチ
ングによりエミッタ電極21を形成する（同図（ｆ）参
照）。このとき、多結晶シリコン12はエミッタ層19を形
成する際のイオン打ち込みによってN+型を呈しているの
で、いわゆるエミッタコンタクトととして機能する。
にアルミニウム等の金属層を蒸着形成し、フォトエッチ
ングによりエミッタ電極21を形成する（同図（ｆ）参
照）。このとき、多結晶シリコン12はエミッタ層19を形
成する際のイオン打ち込みによってN+型を呈しているの
で、いわゆるエミッタコンタクトととして機能する。
なお、上述の実施例では遮蔽層として、窒化珪素膜14お
よび前記窒化珪素膜14の周辺部を除いて被着されたレジ
スト15′により形成されるとして説明した。しかし、こ
の発明はこれに限られるものでなく、例えば、エミッタ
領域の周辺部の遮蔽層の膜厚を薄くする手段としては、
比較的厚く成長させた窒化珪素膜の周辺をエッチングに
より薄く形成するものであってもよい。
よび前記窒化珪素膜14の周辺部を除いて被着されたレジ
スト15′により形成されるとして説明した。しかし、こ
の発明はこれに限られるものでなく、例えば、エミッタ
領域の周辺部の遮蔽層の膜厚を薄くする手段としては、
比較的厚く成長させた窒化珪素膜の周辺をエッチングに
より薄く形成するものであってもよい。
（ヘ）効果 この発明に係る半導体装置の製造方法は、外部ベース層
に対し内部ベース層およびエミッタ層を自己整合によっ
て形成し、しかも、エミッタ領域に覆う遮蔽層の周辺部
を薄くすることにより、外部ベース層のイオン打ち込み
と同時に前記周辺部の下部ににも適宜のイオン打ち込み
を行い、外部ベース層とエミッタ層との間に中間不純物
層を積極的に形成している。したがって、この発明によ
れば、外部ベース層とエミッタ層とが直接に接すること
がないから、工程条件等の多少の変動によってCEBが大
きくなることはない。また、同旨より、外部ベース層と
エミッタ層の間に内部ベース層を構成する低濃度不純物
層が介在することもないので、rbb′が大きくなること
も防止できる。
に対し内部ベース層およびエミッタ層を自己整合によっ
て形成し、しかも、エミッタ領域に覆う遮蔽層の周辺部
を薄くすることにより、外部ベース層のイオン打ち込み
と同時に前記周辺部の下部ににも適宜のイオン打ち込み
を行い、外部ベース層とエミッタ層との間に中間不純物
層を積極的に形成している。したがって、この発明によ
れば、外部ベース層とエミッタ層とが直接に接すること
がないから、工程条件等の多少の変動によってCEBが大
きくなることはない。また、同旨より、外部ベース層と
エミッタ層の間に内部ベース層を構成する低濃度不純物
層が介在することもないので、rbb′が大きくなること
も防止できる。
上述したことから、この発明によれば時定数CEB・rbb′
を小さく維持できるので、半導体装置の高速化を実現す
ることができる。
を小さく維持できるので、半導体装置の高速化を実現す
ることができる。
また、この発明は、エミッタ層とエミッタ電極を自己整
合によって形成しているので、エミッタ構造の微細加工
が可能である。この理由からもこの発明は半導体装置の
高速化に適したものである。
合によって形成しているので、エミッタ構造の微細加工
が可能である。この理由からもこの発明は半導体装置の
高速化に適したものである。
さらに、この発明によればrbb′を小さくできるから、
該半導体装置の雑音を少なくすることができる。
該半導体装置の雑音を少なくすることができる。
第１図は従来の半導体装置の製造方法の説明図、第２図
はこの発明に係る半導体装置の製造方法の一実施例の説
明図である。 11……基板、12……多結晶シリコン、13……熱酸化膜、
14……窒化珪素膜、16……選択酸化膜、17……外部ベー
ス層、18……Ｐ領域、19……内部ベース層、20……エミ
ッタ層、21……エミッタ電極。
はこの発明に係る半導体装置の製造方法の一実施例の説
明図である。 11……基板、12……多結晶シリコン、13……熱酸化膜、
14……窒化珪素膜、16……選択酸化膜、17……外部ベー
ス層、18……Ｐ領域、19……内部ベース層、20……エミ
ッタ層、21……エミッタ電極。
Claims (1)
- 【請求項１】バイポーラトランジスタを含む半導体装置
の製造方法において、 バイポーラトランジスタを、 半導体基板上に多結晶シリコン層、熱酸化膜及び窒化珪
素膜を順に積層形成する工程と、 バイポーラトランジスタの外部ベース層形成領域間の領
域を残して前記窒化珪素膜にエッチングを施した後、エ
ミッタ層形成領域は覆うが外部ベース層形成領域は開口
するようにレジスト膜を形成して窒化珪素膜とレジスト
膜とからなる遮蔽層を形成する工程と、 前記遮蔽層をマスクとして中濃度の中間不純物層を有す
る外部ベース層を形成すべき不純物を打ち込む工程と、 前記遮蔽層のレジスト膜を除去し、窒化珪素膜をマスク
として前記多結晶シリコン層及び半導体基板を選択的に
酸化する工程と、 前記窒化珪素膜を除去し、前記多結晶シリコン層を介し
て不純物を打ち込み、前記選択的に形成した酸化膜を利
用した自己整合によって内部ベース層を形成する工程
と、 前記多結晶シリコン層に不純物を打ち込んだ後、前記不
純物を多結晶シリコン層から基板内へ拡散させることに
より、前記選択的に形成した酸化膜を利用した自己整合
によってエミッタ層を形成する工程と、前記多結晶シリ
コン層をコンタクトとしてエミッタ電極を自己整合によ
って形成する工程、 から成る方法により形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079260A JPH0691097B2 (ja) | 1984-04-18 | 1984-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079260A JPH0691097B2 (ja) | 1984-04-18 | 1984-04-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223158A JPS60223158A (ja) | 1985-11-07 |
| JPH0691097B2 true JPH0691097B2 (ja) | 1994-11-14 |
Family
ID=13684882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079260A Expired - Fee Related JPH0691097B2 (ja) | 1984-04-18 | 1984-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691097B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081907B2 (ja) * | 1987-04-17 | 1996-01-10 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2511956B2 (ja) * | 1987-04-17 | 1996-07-03 | 松下電器産業株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310979A (en) * | 1976-07-16 | 1978-01-31 | Mitsubishi Electric Corp | Semiconductor device and its production |
-
1984
- 1984-04-18 JP JP59079260A patent/JPH0691097B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60223158A (ja) | 1985-11-07 |
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