JP3067340B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3067340B2 JP3067340B2 JP3292945A JP29294591A JP3067340B2 JP 3067340 B2 JP3067340 B2 JP 3067340B2 JP 3292945 A JP3292945 A JP 3292945A JP 29294591 A JP29294591 A JP 29294591A JP 3067340 B2 JP3067340 B2 JP 3067340B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体基板上に形成された絶縁膜上のポリシリコン抵
抗を有する半導体装置に関する。
に半導体基板上に形成された絶縁膜上のポリシリコン抵
抗を有する半導体装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、図７Ｃに
示す構造が知られている。図７Ｃの断面構造は、半導体
基板１上に形成された第１の絶縁膜２と、ポリシリコン
３と、該ポリシリコン３を覆う第２の絶縁膜６に窓を開
設し、この窓を通して形成された電極７を有しており、
ポリシリコン３はイオン注入法により導入された物質が
一様に分布している。
示す構造が知られている。図７Ｃの断面構造は、半導体
基板１上に形成された第１の絶縁膜２と、ポリシリコン
３と、該ポリシリコン３を覆う第２の絶縁膜６に窓を開
設し、この窓を通して形成された電極７を有しており、
ポリシリコン３はイオン注入法により導入された物質が
一様に分布している。
【０００３】次に従来技術の製造方法を示す。
【０００４】まず、図７Ａに示す如く、半導体基板１上
に第１の絶縁膜２を形成後、ポリシリコン３を成長し、
しかる後に全面にイオン注入法により特定の物質を注入
し、第４の絶縁膜４を成長後にアニールを行う。
に第１の絶縁膜２を形成後、ポリシリコン３を成長し、
しかる後に全面にイオン注入法により特定の物質を注入
し、第４の絶縁膜４を成長後にアニールを行う。
【０００５】次に、図７Ｂに示す如く、写真食刻法を用
いてポリシリコン３をエッチングする。この時、エッチ
ングにより現われたポリシリ３の側面はイオン注入法に
より注入された特定の物質が存在する。
いてポリシリコン３をエッチングする。この時、エッチ
ングにより現われたポリシリ３の側面はイオン注入法に
より注入された特定の物質が存在する。
【０００６】図７Ｃは、写真食刻によってポリシリコン
３を覆う第２の絶縁膜６と、電極７を形成した断面構造
である。
３を覆う第２の絶縁膜６と、電極７を形成した断面構造
である。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、ポリシリコン３をエッチングする時に
エッチングのバラツキにより抵抗層ΔＷの誤差を生じ、
抵抗の設計値とでき上りの実測値のズレが大きいという
欠点があった。
集積回路装置は、ポリシリコン３をエッチングする時に
エッチングのバラツキにより抵抗層ΔＷの誤差を生じ、
抵抗の設計値とでき上りの実測値のズレが大きいという
欠点があった。
【０００８】さらに、ポリシリコン３へイオン注入した
後に、注入した物質を活性化するために高温でアニール
を行うため、浅い接合を有するバイポーラ・トランジス
タと一緒に製造する場合接合が深くなり、その結果バイ
ポーラ・トランジスタの高周波特性を悪化させるという
欠点があった。
後に、注入した物質を活性化するために高温でアニール
を行うため、浅い接合を有するバイポーラ・トランジス
タと一緒に製造する場合接合が深くなり、その結果バイ
ポーラ・トランジスタの高周波特性を悪化させるという
欠点があった。
【０００９】
【課題を解決するための手段】半導体基板上に、絶縁膜
を有し、前記絶縁膜上にポリシリコンからなる抵抗体
と、前記抵抗体に電気的に接続された電極とを有する半
導体装置において、前記ポリシリコンの外周部以外の部
分に不純物が注入され、前記不純物を活性化させるため
に熱処理され、前記ポリシリコンの外周の寸法の誤差の
影響を受ける領域には熱拡散した前記不純物が存在しな
い半導体装置が得られる。
を有し、前記絶縁膜上にポリシリコンからなる抵抗体
と、前記抵抗体に電気的に接続された電極とを有する半
導体装置において、前記ポリシリコンの外周部以外の部
分に不純物が注入され、前記不純物を活性化させるため
に熱処理され、前記ポリシリコンの外周の寸法の誤差の
影響を受ける領域には熱拡散した前記不純物が存在しな
い半導体装置が得られる。
【００１０】更にまた、本発明によれば、ポリシリコン
の外周部が、ポリシリコンの側面から０．５μｍ以上
１．５μｍ以下の範囲である前述の半導体装置が得られ
る。
の外周部が、ポリシリコンの側面から０．５μｍ以上
１．５μｍ以下の範囲である前述の半導体装置が得られ
る。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明による半導体装置の第１の実施例を示
す構造断面図であり、図２は、図１Ｃの平面図である。
る。図１は本発明による半導体装置の第１の実施例を示
す構造断面図であり、図２は、図１Ｃの平面図である。
【００１２】本実施例においては、図１Ｃに示すよう
に、半導体基板１上に形成された第１の絶縁膜２と、前
記第１の絶縁膜上に形成されたポリシリコン３と、前記
ポリシリコン３を覆う第２の絶縁膜６と、前記第２の絶
縁膜６の表面に該ポリシリコン３より導出される電極７
とを有している。ポリシリコン３の平面図は図２に示す
ように写真食刻法とイオン注入法を用いて、点線の内側
へ特定の物質が注入されており、実線で示すエッチング
後のポリシリコン３の外周部には、注入された物質は存
在しない。したがって、ポリシリコン３をエッチングす
る時、エッチングのバラツキにより、該ポリシリコン３
のエッチング後の外周部の寸法が変化しても、イオン注
入法で注入された物質が占める領域には影響を与えな
い。
に、半導体基板１上に形成された第１の絶縁膜２と、前
記第１の絶縁膜上に形成されたポリシリコン３と、前記
ポリシリコン３を覆う第２の絶縁膜６と、前記第２の絶
縁膜６の表面に該ポリシリコン３より導出される電極７
とを有している。ポリシリコン３の平面図は図２に示す
ように写真食刻法とイオン注入法を用いて、点線の内側
へ特定の物質が注入されており、実線で示すエッチング
後のポリシリコン３の外周部には、注入された物質は存
在しない。したがって、ポリシリコン３をエッチングす
る時、エッチングのバラツキにより、該ポリシリコン３
のエッチング後の外周部の寸法が変化しても、イオン注
入法で注入された物質が占める領域には影響を与えな
い。
【００１３】次に本発明による半導体装置製造方法の第
１の実施例を示す。
１の実施例を示す。
【００１４】図１Ａに示す如く、半導体基板１の一主面
に、例えば酸化膜等の第１の絶縁膜２を形成し、該第１
の絶縁膜２へポリシリコン３を１０００〜３０００オン
グストローム成長させる。しかる後、ポリシリコン３は
写真食刻法を用いて選択的にエッチングされる。図１Ｂ
は、エッチングされたポリシリコン３を写真食刻した断
面図である。この写真食刻は、イオン注入に対するマス
ク材５ａ，例えばフォトレジストをマスクにしており、
フォトレジストの開孔部は、エッチングされたポリシリ
コン３の外周部の内側へ位置している。
に、例えば酸化膜等の第１の絶縁膜２を形成し、該第１
の絶縁膜２へポリシリコン３を１０００〜３０００オン
グストローム成長させる。しかる後、ポリシリコン３は
写真食刻法を用いて選択的にエッチングされる。図１Ｂ
は、エッチングされたポリシリコン３を写真食刻した断
面図である。この写真食刻は、イオン注入に対するマス
ク材５ａ，例えばフォトレジストをマスクにしており、
フォトレジストの開孔部は、エッチングされたポリシリ
コン３の外周部の内側へ位置している。
【００１５】この構造において、イオン注入法を用い
て、特定の物質例えばＡｓ等をシート抵抗が２００Ω／
□程度になる様なドーズ量で注入を行う。このイオン注
入時にチャージアップを抑えるために、図１Ｂには記し
ていないが、スクライブ線領域のフォトレジスト等のマ
スクは開孔している（図３参照）。
て、特定の物質例えばＡｓ等をシート抵抗が２００Ω／
□程度になる様なドーズ量で注入を行う。このイオン注
入時にチャージアップを抑えるために、図１Ｂには記し
ていないが、スクライブ線領域のフォトレジスト等のマ
スクは開孔している（図３参照）。
【００１６】図１Ｃは、イオン注入後に酸化膜等の第２
の絶縁膜６と電極７を形成し、イオン注入された物質を
活性化させるために９００〜１０００℃でアニールされ
た後の断面図である。この活性化のためのアニールは、
酸化膜等の第２の絶縁膜６を形成した後なら、どの工程
で行ってもよい。例えば、バイポーラ・トランジスタを
含む半導体集積回路装置において、エミッタ部のドライ
ブインと共通にする事により、熱履歴を減らせる事がで
きる。
の絶縁膜６と電極７を形成し、イオン注入された物質を
活性化させるために９００〜１０００℃でアニールされ
た後の断面図である。この活性化のためのアニールは、
酸化膜等の第２の絶縁膜６を形成した後なら、どの工程
で行ってもよい。例えば、バイポーラ・トランジスタを
含む半導体集積回路装置において、エミッタ部のドライ
ブインと共通にする事により、熱履歴を減らせる事がで
きる。
【００１７】以上の事につけ加えて、図２に示すｘの距
離は、ポリシリコン３をエッチングするときのバラツキ
と、イオン注入法を用いるときのマスクの目合せ精度
と、イオン注入された不純物を活性化したときの横方向
への拡散ひろがりを考慮して、エッチングしたポリシリ
コン３の外周部へ不純物が存在しない距離であり、０．
５μｍ以上１．５μｍ以下であることが好ましい。ま
た、電極７はイオン注入した内側に位置することが望ま
しい。
離は、ポリシリコン３をエッチングするときのバラツキ
と、イオン注入法を用いるときのマスクの目合せ精度
と、イオン注入された不純物を活性化したときの横方向
への拡散ひろがりを考慮して、エッチングしたポリシリ
コン３の外周部へ不純物が存在しない距離であり、０．
５μｍ以上１．５μｍ以下であることが好ましい。ま
た、電極７はイオン注入した内側に位置することが望ま
しい。
【００１８】図４は、本発明による製造方法の第２の実
施例の工程を示す断面図である。第１の実施例に示した
様に、イオン注入時のチャージアップはスクライブ線領
域のマスク材５ａを開孔する事で抑制できる。しかし、
より確実にチャージアップを抑制するために、Ｔｉ，Ａ
ｌ等の第１の金属５ｂを蒸着法等により形成した後に、
フォトレジスト等のイオン注入に対するマスク材５ａを
形成し、しかる後にイオン注入法を用いる。
施例の工程を示す断面図である。第１の実施例に示した
様に、イオン注入時のチャージアップはスクライブ線領
域のマスク材５ａを開孔する事で抑制できる。しかし、
より確実にチャージアップを抑制するために、Ｔｉ，Ａ
ｌ等の第１の金属５ｂを蒸着法等により形成した後に、
フォトレジスト等のイオン注入に対するマスク材５ａを
形成し、しかる後にイオン注入法を用いる。
【００１９】図５は、本発明による製造方法の第３の実
施例の一工程を示す断面図である。第１の実施例に示し
た様に、イオン注入法により注入されるＡｓ等の物質
は、フォトレジスト等のイオン注入に対するマスク材５
ａの開孔部のみに選択的に注入され、それ以外は注入さ
れない。しかし、イオン注入法の加速エネルギーが数百
ＫｅＶ程度と大きい場合は、より確実にイオン注入の注
入物質をマスクするために、図５の様に酸化膜等の第３
の絶縁膜５Ｃを形成した後に、フォトレジスト等のイオ
ン注入に対するマスク材５ａを形成し、しかる後にイオ
ン注入法を用いる。
施例の一工程を示す断面図である。第１の実施例に示し
た様に、イオン注入法により注入されるＡｓ等の物質
は、フォトレジスト等のイオン注入に対するマスク材５
ａの開孔部のみに選択的に注入され、それ以外は注入さ
れない。しかし、イオン注入法の加速エネルギーが数百
ＫｅＶ程度と大きい場合は、より確実にイオン注入の注
入物質をマスクするために、図５の様に酸化膜等の第３
の絶縁膜５Ｃを形成した後に、フォトレジスト等のイオ
ン注入に対するマスク材５ａを形成し、しかる後にイオ
ン注入法を用いる。
【００２０】図６は、本発明による製造方法の第４の実
施例を示す断面図である。第１の実施例に示した構造方
法とは異なり、図６Ａに示す如くポリシリコン３をフォ
トレジスト等のイオン注入に対するマスク材５ａを形成
した後、イオン注入法を用いて選択的にＡｓ等の物質を
注入する。
施例を示す断面図である。第１の実施例に示した構造方
法とは異なり、図６Ａに示す如くポリシリコン３をフォ
トレジスト等のイオン注入に対するマスク材５ａを形成
した後、イオン注入法を用いて選択的にＡｓ等の物質を
注入する。
【００２１】しかる後に図６Ｂに示す如く、写真食刻法
を用いポリシリコン３をエッチングする。後の工程は実
施例１の製造方法と同一である。
を用いポリシリコン３をエッチングする。後の工程は実
施例１の製造方法と同一である。
【００２２】
【発明の効果】以上説明したように本発明は、ポリシリ
コンをエッチングする時にエッチングのバラツキにより
抵抗幅誤差が抵抗値に影響を与えず、抵抗値のバラツキ
を小さく抑えるという効果がある。定量的には、表１に
示す様に、従来技術では６〜７％あったバラツキが本発
明を採用する事によりバラツキが１〜２％程度と大幅に
改善された。
コンをエッチングする時にエッチングのバラツキにより
抵抗幅誤差が抵抗値に影響を与えず、抵抗値のバラツキ
を小さく抑えるという効果がある。定量的には、表１に
示す様に、従来技術では６〜７％あったバラツキが本発
明を採用する事によりバラツキが１〜２％程度と大幅に
改善された。
【００２３】
【表１】
【００２４】さらに、ポリシリコンへイオン注入したＡ
ｓ等の物質を活性化するための９００〜１０００℃のア
ニールは、ポリシリコンを覆う酸化膜等の絶縁膜を形成
した以降どこの工程において行ってもよく、他工程のア
ニールと共通化する事により熱履歴を減らし、浅い接合
を有するバイポーラ・トランジスタ等の高周波特性を悪
化させない、という効果がある。
ｓ等の物質を活性化するための９００〜１０００℃のア
ニールは、ポリシリコンを覆う酸化膜等の絶縁膜を形成
した以降どこの工程において行ってもよく、他工程のア
ニールと共通化する事により熱履歴を減らし、浅い接合
を有するバイポーラ・トランジスタ等の高周波特性を悪
化させない、という効果がある。
【図１】本発明の第１の実施例を示す構造断面図であ
る。
る。
【図２】本発明の第１の実施例を示すポリシリコンの平
面図である。
面図である。
【図３】本発明の第１の実施例の一工程を示す構造断面
図である。
図である。
【図４】本発明の第２の実施例を示す構造断面図であ
る。
る。
【図５】本発明の第３の実施例を示す構造断面図であ
る。
る。
【図６】本発明の第４の実施例を示す構造断面図であ
る。
る。
【図７】従来技術を示す構造断面図である。
１ 半導体基板 ２ 第１の絶縁膜 ３ ポリシリコン ４ 第４の絶縁膜 ５ａ イオン注入に対するマスク材 ５ｂ 第１の金属 ５ｃ 第３の絶縁膜 ６ 第２の絶縁膜 ７ 電極
Claims (2)
- 【請求項１】 半導体基板上に、絶縁膜を有し、前記絶
縁膜上にポリシリコンからなる抵抗体と、前記抵抗体に
電気的に接続された電極とを有する半導体装置におい
て、前記ポリシリコンの外周部以外の部分に不純物が注
入され、前記不純物を活性化させるために熱処理され、
前記ポリシリコンの外周の寸法の誤差の影響を受ける領
域には熱拡散した前記不純物が存在しないことを特徴と
する半導体装置。 - 【請求項２】 前記ポリシリコンの外周部が、前記ポリ
シリコンの側面から０．５μｍ以上１．５μｍ以下の範
囲であることを特徴とする請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292945A JP3067340B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体装置 |
| EP92119084A EP0541122B1 (en) | 1991-11-08 | 1992-11-06 | Method of fabricating a semiconductor device with a polycrystalline silicon resistive layer |
| DE69222393T DE69222393T2 (de) | 1991-11-08 | 1992-11-06 | Verfahren zur Herstellung einer Halbleiteranordnung mit einer Widerstandsschicht aus polykristallinem Silizium |
| US08/253,223 US5462889A (en) | 1991-11-08 | 1994-06-02 | Method of fabricating a semiconductor device with a polycrystalline silicon resistive layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292945A JP3067340B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183110A JPH05183110A (ja) | 1993-07-23 |
| JP3067340B2 true JP3067340B2 (ja) | 2000-07-17 |
Family
ID=17788456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292945A Expired - Fee Related JP3067340B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067340B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335580A (ja) * | 2006-06-14 | 2007-12-27 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| JP7092534B2 (ja) * | 2018-03-27 | 2022-06-28 | エイブリック株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-11-08 JP JP3292945A patent/JP3067340B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05183110A (ja) | 1993-07-23 |
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