JPH09331022A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09331022A JPH09331022A JP15193696A JP15193696A JPH09331022A JP H09331022 A JPH09331022 A JP H09331022A JP 15193696 A JP15193696 A JP 15193696A JP 15193696 A JP15193696 A JP 15193696A JP H09331022 A JPH09331022 A JP H09331022A
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- forming film
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Abstract
(57)【要約】
【課題】 同一膜に異なる導電型および濃度の不純物を
導入して、その膜でＭＯＳゲートと抵抗とを形成する
と、ゲートには物理的ダメージが入り、それを回避しよ
うとすると、工程数の増加、抵抗値の設定自由度の低下
を来す。 【解決手段】 基板11上に素子形成膜14を成膜する工
程、基板11表面の第１領域21上の素子形成膜14上に第１
不純物を含む拡散源パターン16を形成する工程、基板11
表面の第２領域22上の素子形成膜14に拡散源パターン16
をマスクにして第２不純物を導入する工程、および熱処
理によって拡散源パターン16から素子形成膜14に第１不
純物を拡散するとともに素子形成膜14に導入した第２不
純物を活性化する工程を備えた製造方法である。
導入して、その膜でＭＯＳゲートと抵抗とを形成する
と、ゲートには物理的ダメージが入り、それを回避しよ
うとすると、工程数の増加、抵抗値の設定自由度の低下
を来す。 【解決手段】 基板11上に素子形成膜14を成膜する工
程、基板11表面の第１領域21上の素子形成膜14上に第１
不純物を含む拡散源パターン16を形成する工程、基板11
表面の第２領域22上の素子形成膜14に拡散源パターン16
をマスクにして第２不純物を導入する工程、および熱処
理によって拡散源パターン16から素子形成膜14に第１不
純物を拡散するとともに素子形成膜14に導入した第２不
純物を活性化する工程を備えた製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】金属−酸化膜−シリコン電界効果トラン
ジスタ（以下ＭＯＳＦＥＴという、ＭＯＳＦＥＴ：Meta
l-Oxide-Semiconductor Field Effect Transistor ）と
抵抗とを搭載する半導体装置の製造方法を、従来の第１
製造方法として以下に説明する。
ジスタ（以下ＭＯＳＦＥＴという、ＭＯＳＦＥＴ：Meta
l-Oxide-Semiconductor Field Effect Transistor ）と
抵抗とを搭載する半導体装置の製造方法を、従来の第１
製造方法として以下に説明する。
【０００３】まず、半導体基板上に素子分離絶縁膜やゲ
ート酸化膜を形成した後、それらを覆う状態に多結晶シ
リコン膜を成膜する。続いてオキシ塩化リン（ＰＯＣｌ
3 ）蒸気を含む雰囲気中で熱処理を施して多結晶シリコ
ン膜にリンを拡散する。次いで多結晶シリコン膜をパタ
ーニングしてゲート酸化膜上にゲート電極を形成し、素
子分離絶縁膜上に抵抗を形成する。その後、ソース・ド
レイン領域、層間絶縁膜、配線等を形成する。
ート酸化膜を形成した後、それらを覆う状態に多結晶シ
リコン膜を成膜する。続いてオキシ塩化リン（ＰＯＣｌ
3 ）蒸気を含む雰囲気中で熱処理を施して多結晶シリコ
ン膜にリンを拡散する。次いで多結晶シリコン膜をパタ
ーニングしてゲート酸化膜上にゲート電極を形成し、素
子分離絶縁膜上に抵抗を形成する。その後、ソース・ド
レイン領域、層間絶縁膜、配線等を形成する。
【０００４】また、任意の抵抗値を有する抵抗をＭＯＳ
ＦＥＴのゲート電極と同一の膜で形成する製造方法を、
従来の第２製造方法をして以下に説明する。
ＦＥＴのゲート電極と同一の膜で形成する製造方法を、
従来の第２製造方法をして以下に説明する。
【０００５】まず、半導体基板上に素子分離絶縁膜やゲ
ート酸化膜を形成した後、それらを覆う状態に多結晶シ
リコン膜を成膜する。続いてイオン注入法によって多結
晶シリコン膜にホウ素を注入する。次いでＭＯＳＦＥＴ
のゲート領域となる多結晶シリコン膜にリンをイオン注
入する。その後多結晶シリコン膜をパターニングしてゲ
ート酸化膜上にゲート電極を形成し、素子分離絶縁膜上
に抵抗を形成する。その後、ソース・ドレイン領域、層
間絶縁膜、配線等を形成する。
ート酸化膜を形成した後、それらを覆う状態に多結晶シ
リコン膜を成膜する。続いてイオン注入法によって多結
晶シリコン膜にホウ素を注入する。次いでＭＯＳＦＥＴ
のゲート領域となる多結晶シリコン膜にリンをイオン注
入する。その後多結晶シリコン膜をパターニングしてゲ
ート酸化膜上にゲート電極を形成し、素子分離絶縁膜上
に抵抗を形成する。その後、ソース・ドレイン領域、層
間絶縁膜、配線等を形成する。
【０００６】
【発明が解決しようとする課題】上記従来の第１製造方
法によって形成された抵抗は、ＭＯＳＦＥＴのゲートと
同一の抵抗値になる。そのため、抵抗には設計上の自由
度が無い。すなわち、ＭＯＳＦＥＴのゲート電極は、寄
生の（ゲート）配線抵抗を低減するため、低抵抗とする
必要があるが、そのとき、抵抗も抵抗値が小さくなるた
め、抵抗としての機能を果たさなくなる。逆に、抵抗の
抵抗値の要求からゲート電極を構成する多結晶シリコン
に対するリンの拡散量を少なくすると、ＭＯＳＦＥＴの
ゲート電極の抵抗値もともに高くなるため、ＭＯＳＦＥ
Ｔの動作速度が低下する。
法によって形成された抵抗は、ＭＯＳＦＥＴのゲートと
同一の抵抗値になる。そのため、抵抗には設計上の自由
度が無い。すなわち、ＭＯＳＦＥＴのゲート電極は、寄
生の（ゲート）配線抵抗を低減するため、低抵抗とする
必要があるが、そのとき、抵抗も抵抗値が小さくなるた
め、抵抗としての機能を果たさなくなる。逆に、抵抗の
抵抗値の要求からゲート電極を構成する多結晶シリコン
に対するリンの拡散量を少なくすると、ＭＯＳＦＥＴの
ゲート電極の抵抗値もともに高くなるため、ＭＯＳＦＥ
Ｔの動作速度が低下する。
【０００７】上記従来の第２製造方法によって形成され
た抵抗は、ＭＯＳＦＥＴのゲート電極（例えば数十Ω／
□）とは独立の抵抗値（例えば数ｋΩ／□）とすること
が可能である。しかしながら、薄いゲート酸化膜上の多
結晶シリコンに高濃度のイオン注入を行うことは以下の
ような問題を発生する。上記問題とは、イオン注入に
よって注入されたリンの濃度分布は注入方向に沿った分
布を有し、テール部分がゲート酸化膜やその下部のＭＯ
ＳＦＥＴのチャネル部分に到達するため、ＭＯＳＦＥＴ
特性を変動させる原因になる。イオン注入によって注
入されたリンの一部分が多結晶シリコンの粒界を通り抜
けてゲート酸化膜やその下部のＭＯＳＦＥＴのチャネル
部分に到達するため、ＭＯＳＦＥＴ特性を変動させる原
因になる。リンがＭＯＳＦＥＴ領域にイオン注入され
ることによる物理的ダメージによりＭＯＳＦＥＴのチャ
ネル部分に結晶欠陥を発生するため、電流リークの発
生、信頼性の低下を来す。そのため、ＭＯＳＦＥＴの特
性や信頼性を劣化させることになる。
た抵抗は、ＭＯＳＦＥＴのゲート電極（例えば数十Ω／
□）とは独立の抵抗値（例えば数ｋΩ／□）とすること
が可能である。しかしながら、薄いゲート酸化膜上の多
結晶シリコンに高濃度のイオン注入を行うことは以下の
ような問題を発生する。上記問題とは、イオン注入に
よって注入されたリンの濃度分布は注入方向に沿った分
布を有し、テール部分がゲート酸化膜やその下部のＭＯ
ＳＦＥＴのチャネル部分に到達するため、ＭＯＳＦＥＴ
特性を変動させる原因になる。イオン注入によって注
入されたリンの一部分が多結晶シリコンの粒界を通り抜
けてゲート酸化膜やその下部のＭＯＳＦＥＴのチャネル
部分に到達するため、ＭＯＳＦＥＴ特性を変動させる原
因になる。リンがＭＯＳＦＥＴ領域にイオン注入され
ることによる物理的ダメージによりＭＯＳＦＥＴのチャ
ネル部分に結晶欠陥を発生するため、電流リークの発
生、信頼性の低下を来す。そのため、ＭＯＳＦＥＴの特
性や信頼性を劣化させることになる。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。す
なわち、基板上に素子形成膜を成膜した後、この基板表
面の第１領域上の素子形成膜上に第１不純物を含む拡散
源パターンを形成する。続いて基板表面の第２領域上の
素子形成膜に第２不純物を導入する。さらに熱処理によ
って拡散源パターンから素子形成膜に第１不純物を拡散
するとともに素子形成膜に導入した第２不純物を活性化
するという工程を備えた製造方法である。
決するためになされた半導体装置の製造方法である。す
なわち、基板上に素子形成膜を成膜した後、この基板表
面の第１領域上の素子形成膜上に第１不純物を含む拡散
源パターンを形成する。続いて基板表面の第２領域上の
素子形成膜に第２不純物を導入する。さらに熱処理によ
って拡散源パターンから素子形成膜に第１不純物を拡散
するとともに素子形成膜に導入した第２不純物を活性化
するという工程を備えた製造方法である。
【０００９】上記半導体装置の製造方法では、第１領域
の素子形成膜上に第１不純物を含む拡散源パターンを形
成し、続いて第２領域上の素子形成膜に第２不純物を導
入（例えばイオン注入）した後、拡散源パターンから素
子形成膜に第１不純物を拡散（例えば固相拡散）するこ
とから、第１領域の素子形成膜には高濃度に不純物を導
入することが可能になる。一方、第２領域の素子形成膜
には、低濃度に不純物を導入することが可能になる。そ
のため、第１領域の素子形成膜においては不純物の突き
抜けの問題や物理的ダメージの問題が発生することな
く、高濃度不純物注入が実現される。一方、第１領域と
同一の素子形成膜を利用して同時に形成される第２領域
の素子形成膜は、第１領域の素子形成膜の抵抗値とは独
立に所望の抵抗値に精度良く制御することが可能にな
る。
の素子形成膜上に第１不純物を含む拡散源パターンを形
成し、続いて第２領域上の素子形成膜に第２不純物を導
入（例えばイオン注入）した後、拡散源パターンから素
子形成膜に第１不純物を拡散（例えば固相拡散）するこ
とから、第１領域の素子形成膜には高濃度に不純物を導
入することが可能になる。一方、第２領域の素子形成膜
には、低濃度に不純物を導入することが可能になる。そ
のため、第１領域の素子形成膜においては不純物の突き
抜けの問題や物理的ダメージの問題が発生することな
く、高濃度不純物注入が実現される。一方、第１領域と
同一の素子形成膜を利用して同時に形成される第２領域
の素子形成膜は、第１領域の素子形成膜の抵抗値とは独
立に所望の抵抗値に精度良く制御することが可能にな
る。
【００１０】
【発明の実施の形態】本発明に係わる実施形態の一例
を、図１および図２の製造工程図によって説明する。
を、図１および図２の製造工程図によって説明する。
【００１１】図１の（１）に示すように、局所酸化法
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法〕によって、基板（例えば半導体基板）１１の表面に
ＬＯＣＯＳ酸化膜１２を、例えば４００ｎｍの厚さに形
成する。さらに熱酸化法によって、半導体基板１１の表
面にゲート酸化膜１３を例えば２０ｎｍの厚さに形成す
る。続いて多結晶シリコンからなる素子形成膜１４を例
えば化学的気相成長法によって２００ｎｍ〜４００ｎｍ
の厚さに形成する。その後上記素子形成膜１４の表面に
比較的高濃度（例えば１０重量％〜２０重量％程度）の
リンを含むリンシリケート酸化膜（以下、ＰＳＧ膜とい
う）１５を、例えば化学的気相成長法によって堆積す
る。このＰＳＧ膜１５の膜厚は、次の工程で行うイオン
注入の際にイオン注入する不純物が下地（素子形成膜１
４）に突き抜けることがないような厚さとする。ここで
は、例えば４００ｎｍの厚さとする。
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法〕によって、基板（例えば半導体基板）１１の表面に
ＬＯＣＯＳ酸化膜１２を、例えば４００ｎｍの厚さに形
成する。さらに熱酸化法によって、半導体基板１１の表
面にゲート酸化膜１３を例えば２０ｎｍの厚さに形成す
る。続いて多結晶シリコンからなる素子形成膜１４を例
えば化学的気相成長法によって２００ｎｍ〜４００ｎｍ
の厚さに形成する。その後上記素子形成膜１４の表面に
比較的高濃度（例えば１０重量％〜２０重量％程度）の
リンを含むリンシリケート酸化膜（以下、ＰＳＧ膜とい
う）１５を、例えば化学的気相成長法によって堆積す
る。このＰＳＧ膜１５の膜厚は、次の工程で行うイオン
注入の際にイオン注入する不純物が下地（素子形成膜１
４）に突き抜けることがないような厚さとする。ここで
は、例えば４００ｎｍの厚さとする。
【００１２】次いで図１の（２）に示すように、リソグ
ラフィー技術（例えば、レジスト塗布によるレジスト膜
の形成、露光、現像、ベーキング等の処理）によって第
１領域２１となるＭＯＳＦＥＴのゲート電極の形成領域
上にレジストパターン（図示省略）を形成した後、この
レジストパターンをエッチングマスクに用いて上記ＰＳ
Ｇ膜１５をエッチングする。そしてＰＳＧ膜１５で拡散
源パターン１６を形成する。上記エッチングは、例えば
フッ酸溶液中に浸漬することによって行う。なお、上記
エッチングをドライエッチングによって行ってもよい。
その後、上記レジストパターンを除去する。
ラフィー技術（例えば、レジスト塗布によるレジスト膜
の形成、露光、現像、ベーキング等の処理）によって第
１領域２１となるＭＯＳＦＥＴのゲート電極の形成領域
上にレジストパターン（図示省略）を形成した後、この
レジストパターンをエッチングマスクに用いて上記ＰＳ
Ｇ膜１５をエッチングする。そしてＰＳＧ膜１５で拡散
源パターン１６を形成する。上記エッチングは、例えば
フッ酸溶液中に浸漬することによって行う。なお、上記
エッチングをドライエッチングによって行ってもよい。
その後、上記レジストパターンを除去する。
【００１３】次いでイオン注入法によって、上記第１領
域２１を除きかつ少なくとも抵抗の形成領域となる第２
領域２２上の素子形成膜１４にホウ素をイオン注入す
る。このときの注入量によって、抵抗素子の抵抗値を制
御する。例えば二フッ化ホウ素イオン（ＢＦ2 + ）を４
０ｋｅＶのエネルギーで１×１０14個／ｃｍ2 のドーズ
量でイオン注入する。このとき第１領域２１では、イオ
ン注入されるホウ素は拡散源パターン１６中に留まり、
第１領域２１（ＭＯＳＦＥＴのゲート領域）の素子形成
膜１４には注入されない。
域２１を除きかつ少なくとも抵抗の形成領域となる第２
領域２２上の素子形成膜１４にホウ素をイオン注入す
る。このときの注入量によって、抵抗素子の抵抗値を制
御する。例えば二フッ化ホウ素イオン（ＢＦ2 + ）を４
０ｋｅＶのエネルギーで１×１０14個／ｃｍ2 のドーズ
量でイオン注入する。このとき第１領域２１では、イオ
ン注入されるホウ素は拡散源パターン１６中に留まり、
第１領域２１（ＭＯＳＦＥＴのゲート領域）の素子形成
膜１４には注入されない。
【００１４】続いて図１の（３）に示すように、熱処理
を施すことによって、第１領域２１上の拡散源パターン
１６から素子形成膜１４中にリンを固相拡散させる。こ
のときの熱処理条件としては、熱処理温度を９５０℃、
熱処理時間を３０分に設定した。上記熱処理では、リン
を固相拡散するとともに、前記イオン注入によって素子
形成膜１４中に注入したホウ素を活性化させる。なお、
上記熱処理においては、第１領域２１上の拡散源パター
ン１６中に注入されたホウ素が素子形成膜１４中に拡散
されるが、その量は、固相拡散されるリンの拡散量と比
較して極わずかであるので無視することができる。
を施すことによって、第１領域２１上の拡散源パターン
１６から素子形成膜１４中にリンを固相拡散させる。こ
のときの熱処理条件としては、熱処理温度を９５０℃、
熱処理時間を３０分に設定した。上記熱処理では、リン
を固相拡散するとともに、前記イオン注入によって素子
形成膜１４中に注入したホウ素を活性化させる。なお、
上記熱処理においては、第１領域２１上の拡散源パター
ン１６中に注入されたホウ素が素子形成膜１４中に拡散
されるが、その量は、固相拡散されるリンの拡散量と比
較して極わずかであるので無視することができる。
【００１５】次いで図１の（４）に示すように、リソグ
ラフィー技術によって第１領域２１上にゲート電極を形
成するためのマスクとなるレジストパターン（図示省
略）および第２領域２２上に抵抗を形成するためのマス
クとなるレジストパターン（図示省略）を形成する。次
いで各レジストパターンをエッチングマスクに用いて上
記素子形成膜１４をエッチングし、ゲート電極１７と抵
抗１８とを形成する。その後、上記各レジストパターン
を除去する。
ラフィー技術によって第１領域２１上にゲート電極を形
成するためのマスクとなるレジストパターン（図示省
略）および第２領域２２上に抵抗を形成するためのマス
クとなるレジストパターン（図示省略）を形成する。次
いで各レジストパターンをエッチングマスクに用いて上
記素子形成膜１４をエッチングし、ゲート電極１７と抵
抗１８とを形成する。その後、上記各レジストパターン
を除去する。
【００１６】その後、図２の（１）に示すように、イオ
ン注入法によって、上記ゲート電極１７の両側の半導体
基板１１に不純物を導入して、ソース・ドレイン領域１
９，２０を形成する。さらに上記ゲート電極１７および
抵抗１８を覆う状態に上記半導体基板１１上に絶縁膜３
１を形成する。この絶縁膜３１は、例えばＣＶＤ法によ
ってリンシリケートガラス（ＰＳＧ）で形成する。
ン注入法によって、上記ゲート電極１７の両側の半導体
基板１１に不純物を導入して、ソース・ドレイン領域１
９，２０を形成する。さらに上記ゲート電極１７および
抵抗１８を覆う状態に上記半導体基板１１上に絶縁膜３
１を形成する。この絶縁膜３１は、例えばＣＶＤ法によ
ってリンシリケートガラス（ＰＳＧ）で形成する。
【００１７】次いで図２の（２）に示すように、通常の
リソグラフィック技術およびエッチング技術によって、
上記絶縁膜３１にコンタクトホール３２〜３５を形成す
る。さらに通常の配線形成技術を用いて、コンタクトホ
ール３２〜３５に通じる配線３６〜３９を形成する。
リソグラフィック技術およびエッチング技術によって、
上記絶縁膜３１にコンタクトホール３２〜３５を形成す
る。さらに通常の配線形成技術を用いて、コンタクトホ
ール３２〜３５に通じる配線３６〜３９を形成する。
【００１８】上記実施形態で説明した製造方法によって
作製されるＭＯＳＦＥＴのゲート電極１７は、拡散源パ
ターン１６からの固相拡散によって素子形成膜１４にリ
ンが注入されるので、十分に高濃度のリンを含む低抵抗
なゲート電極１７となる。また、ＭＯＳＦＥＴのゲート
電極１７と同一層の素子形成膜１４を利用して形成され
た抵抗１８は、イオン注入によるホウ素のドーズ量を制
御することによって抵抗値を所望の値に制御することが
可能になる。そのため、抵抗設計上の自由度が増す。し
かもイオン注入工程では、ＭＯＳＦＥＴが形成される素
子形成膜１４の第１領域２１は拡散源パターン１６で保
護されているので、イオン注入領域を特定するためのレ
ジストマスクを形成するリソグラフィック工程が不要に
なる。そのため、工程数が削減できる。それとともに、
イオン注入工程で危惧される物理的ダメージによるＭＯ
ＳＦＥＴ特性や信頼性の劣化がない。
作製されるＭＯＳＦＥＴのゲート電極１７は、拡散源パ
ターン１６からの固相拡散によって素子形成膜１４にリ
ンが注入されるので、十分に高濃度のリンを含む低抵抗
なゲート電極１７となる。また、ＭＯＳＦＥＴのゲート
電極１７と同一層の素子形成膜１４を利用して形成され
た抵抗１８は、イオン注入によるホウ素のドーズ量を制
御することによって抵抗値を所望の値に制御することが
可能になる。そのため、抵抗設計上の自由度が増す。し
かもイオン注入工程では、ＭＯＳＦＥＴが形成される素
子形成膜１４の第１領域２１は拡散源パターン１６で保
護されているので、イオン注入領域を特定するためのレ
ジストマスクを形成するリソグラフィック工程が不要に
なる。そのため、工程数が削減できる。それとともに、
イオン注入工程で危惧される物理的ダメージによるＭＯ
ＳＦＥＴ特性や信頼性の劣化がない。
【００１９】なお、上記実施形態では、ＭＯＳＦＥＴの
ゲート電極１７と抵抗１８とを形成する製造方法を、一
例として説明したが、それに限定されることはなく、素
子形成膜（上記実施形態では素子形成膜１４に相当）の
第１領域２１に固相拡散で不純物を拡散した領域を形成
する工程と、固相拡散の拡散源となる膜（上記実施形態
では拡散源パターン１６に相当）をマスクにしてイオン
注入した不純物を活性化する工程とを同時に行うもので
あればよい。したがって、バイポーラトランジスタのエ
ミッタやベースの取り出し電極と抵抗の同時形成、ＭＩ
Ｓ（Metal Insulator semiconductor ）容量電極との同
時形成等も、本発明の製造方法によって形成することが
可能である。
ゲート電極１７と抵抗１８とを形成する製造方法を、一
例として説明したが、それに限定されることはなく、素
子形成膜（上記実施形態では素子形成膜１４に相当）の
第１領域２１に固相拡散で不純物を拡散した領域を形成
する工程と、固相拡散の拡散源となる膜（上記実施形態
では拡散源パターン１６に相当）をマスクにしてイオン
注入した不純物を活性化する工程とを同時に行うもので
あればよい。したがって、バイポーラトランジスタのエ
ミッタやベースの取り出し電極と抵抗の同時形成、ＭＩ
Ｓ（Metal Insulator semiconductor ）容量電極との同
時形成等も、本発明の製造方法によって形成することが
可能である。
【００２０】また、上記実施形態の説明では、拡散源パ
ターン１６をＰＳＧ膜で形成したが、素子形成膜１４に
拡散する不純物によって、ヒ素シリケート酸化膜、アン
チモンシリケート酸化膜またはホウ素シリケート酸化膜
で形成することも可能である。さらに上記実施形態で示
した各種プロセス条件は一例であって、その値に限定さ
れることはなく、本発明を達成できる値であればいかな
る値であっても差し支えはない。
ターン１６をＰＳＧ膜で形成したが、素子形成膜１４に
拡散する不純物によって、ヒ素シリケート酸化膜、アン
チモンシリケート酸化膜またはホウ素シリケート酸化膜
で形成することも可能である。さらに上記実施形態で示
した各種プロセス条件は一例であって、その値に限定さ
れることはなく、本発明を達成できる値であればいかな
る値であっても差し支えはない。
【００２１】
【発明の効果】以上、説明したように本発明によれば、
第１領域の素子形成膜上に第１不純物を含む拡散源パタ
ーンを形成し、続いて第２領域上の素子形成膜に第２不
純物を導入した後、拡散源パターンから素子形成膜に第
１不純物を拡散するので、第１領域上の素子形成膜には
高濃度に不純物を導入できる。一方、第２領域上の素子
形成膜には低濃度に不純物を導入できる。よって、同一
層からなる素子形成膜を利用して、十分に低抵抗な領域
と、抵抗値を自由に制御できる領域とを、形成すること
が可能になる。
第１領域の素子形成膜上に第１不純物を含む拡散源パタ
ーンを形成し、続いて第２領域上の素子形成膜に第２不
純物を導入した後、拡散源パターンから素子形成膜に第
１不純物を拡散するので、第１領域上の素子形成膜には
高濃度に不純物を導入できる。一方、第２領域上の素子
形成膜には低濃度に不純物を導入できる。よって、同一
層からなる素子形成膜を利用して、十分に低抵抗な領域
と、抵抗値を自由に制御できる領域とを、形成すること
が可能になる。
【図１】本発明に係わる実施形態を説明する製造工程図
である。
である。
【図２】実施形態を説明する製造工程図（続き）であ
る。
る。
１１ 基板 １４ 素子形成膜 １６ 拡散源パタ
ーン ２１ 第１領域 ２２ 第２領域
ーン ２１ 第１領域 ２２ 第２領域
Claims (6)
- 【請求項１】 基板上に素子形成膜を成膜する工程と、 前記基板表面の第１領域上の前記素子形成膜上に第１不
純物を含む拡散源パターンを形成する工程と、 前記基板表面の第２領域上の前記素子形成膜に第２不純
物を導入する工程と、 熱処理によって前記拡散源パターンから前記素子形成膜
に第１不純物を拡散するとともに前記素子形成膜に導入
した第２不純物を活性化する工程とを備えたことを特徴
とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記基板表面の第２領域上の前記素子形成膜に第２不純
物を導入する際に、前記拡散源パターンをマスクにして
該第２不純物を導入することを特徴とする半導体装置の
製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記素子形成膜は多結晶シリコンからなることを特徴と
する半導体装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記素子形成膜は多結晶シリコンからなることを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記拡散源膜は、リンシリケート酸化膜、ヒ素シリケー
ト酸化膜、アンチモンシリケート酸化膜またはホウ素シ
リケート酸化膜からなることを特徴とする半導体装置の
製造方法。 - 【請求項６】 請求項２記載の半導体装置の製造方法に
おいて、 前記拡散源膜は、リンシリケート酸化膜、ヒ素シリケー
ト酸化膜、アンチモンシリケート酸化膜またはホウ素シ
リケート酸化膜からなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15193696A JPH09331022A (ja) | 1996-06-13 | 1996-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15193696A JPH09331022A (ja) | 1996-06-13 | 1996-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331022A true JPH09331022A (ja) | 1997-12-22 |
Family
ID=15529448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15193696A Pending JPH09331022A (ja) | 1996-06-13 | 1996-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331022A (ja) |
-
1996
- 1996-06-13 JP JP15193696A patent/JPH09331022A/ja active Pending
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