JPS6184049A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6184049A JPS6184049A JP20654484A JP20654484A JPS6184049A JP S6184049 A JPS6184049 A JP S6184049A JP 20654484 A JP20654484 A JP 20654484A JP 20654484 A JP20654484 A JP 20654484A JP S6184049 A JPS6184049 A JP S6184049A
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- Japan
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- substrate
- polycrystalline silicon
- arsenic
- poly
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
型半導体素子とＭＯ８型半導体素子の両方を有する集積
回路装置の製造方法に関する。
型半導体素子とＭＯ８型半導体素子の両方を有する集積
回路装置の製造方法に関する。
従来、ＭＯ８型半導体におけるゲート電極として多結晶
ンリコ／を用いてきたが、高速動作を行なわせる為、多
結晶シリコンにヒ素やホウ素等の不純物を拡散させて、
多結晶シリコンの比抵抗上下げることが一般的となって
いる。また一方、バイポーラ型半導体の特にＮＰＮ型ト
ランジスタにおいて、高速動作を行なわせる為工Ｓ７タ
のＮ型部を拡散を浅くとれるヒ素を用いることが一般的
となっている。またこのようなエミッタ部においては、
拡散深さが６まりに浅い為、その後の電極形成時に形成
される金属とシリコンのアロイ鳴により接合部が破壊さ
れてしまう。この為、このような浅い拡散層を用いる時
は、接合部と寒極金属の距離を離す目的で、多結晶シリ
コ／層を介することが有効である。
ンリコ／を用いてきたが、高速動作を行なわせる為、多
結晶シリコンにヒ素やホウ素等の不純物を拡散させて、
多結晶シリコンの比抵抗上下げることが一般的となって
いる。また一方、バイポーラ型半導体の特にＮＰＮ型ト
ランジスタにおいて、高速動作を行なわせる為工Ｓ７タ
のＮ型部を拡散を浅くとれるヒ素を用いることが一般的
となっている。またこのようなエミッタ部においては、
拡散深さが６まりに浅い為、その後の電極形成時に形成
される金属とシリコンのアロイ鳴により接合部が破壊さ
れてしまう。この為、このような浅い拡散層を用いる時
は、接合部と寒極金属の距離を離す目的で、多結晶シリ
コ／層を介することが有効である。
このようＶこ多結晶シリコンを介してエミッタ部を形成
する場合、ヒ素を含んだ多結晶シリコン韻を用いてヒ素
を拡散させ、浅い接合を形成する方法が６’７、これは
多結晶シリコ７層の抵抗が小さい為、順方向電圧も小さ
く、高周波動作を行なうには非常に有効な方法である。
する場合、ヒ素を含んだ多結晶シリコン韻を用いてヒ素
を拡散させ、浅い接合を形成する方法が６’７、これは
多結晶シリコ７層の抵抗が小さい為、順方向電圧も小さ
く、高周波動作を行なうには非常に有効な方法である。
しかるに、高速動作を必要とするＭＯ８型半導体及びバ
イポーラ型半導体の双方を有する集積回路装置において
、この２つの半導体を共に高速動作させるには難点があ
る。即ち、高速動作に対しＭＯ８型半導体は多結晶シリ
コンの抵抗を小さくすることであるが、バイポーラ型半
導体の場合は多結晶シリコン中のヒ素濃度を制御良くコ
ントロールする必要がある。
イポーラ型半導体の双方を有する集積回路装置において
、この２つの半導体を共に高速動作させるには難点があ
る。即ち、高速動作に対しＭＯ８型半導体は多結晶シリ
コンの抵抗を小さくすることであるが、バイポーラ型半
導体の場合は多結晶シリコン中のヒ素濃度を制御良くコ
ントロールする必要がある。
本発明は、これらの難点を克服するものであり、即ち、
バイポーラ型半導ｊへの多結晶７リコン中のヒ素濃度を
制御良くコントロールして、特性をコントロールし、か
つ、ＭＯ８型半導体の多結晶シリコ／の抵抗を小さくす
ることを目的としたものである。
バイポーラ型半導ｊへの多結晶７リコン中のヒ素濃度を
制御良くコントロールして、特性をコントロールし、か
つ、ＭＯ８型半導体の多結晶シリコ／の抵抗を小さくす
ることを目的としたものである。
本発明の半４埠装置の製造方法は、少なくともコレクタ
拡散領域及びベース拡￥ｒｌ領域を有する半導体基板上
に形成された絶縁膜に少なくともエミッタ開口部を形成
する工程と、該半導体基板表面に第１層目の多結晶クリ
コン層を形成する工程と。
拡散領域及びベース拡￥ｒｌ領域を有する半導体基板上
に形成された絶縁膜に少なくともエミッタ開口部を形成
する工程と、該半導体基板表面に第１層目の多結晶クリ
コン層を形成する工程と。
該第１層目の多結晶７リコン層にヒ素（又はリン）をイ
オン注入法により拡散する工程と、前記第１層の多結晶
シリコン上に＄２層目の多結晶シリコン層を形成する工
程と、ヒ素（又はす／）をイオン注入法により拡散する
工程と、前記２層の多結晶シリコン１−ヲ少なくともエ
ミッタ開口部を含む領域を残して除去する工程と、高温
の熱処理によりヒ素（又はリン）をエミッタ開口部のシ
リコン基板内に拡散する工程とを含んで構成される。
オン注入法により拡散する工程と、前記第１層の多結晶
シリコン上に＄２層目の多結晶シリコン層を形成する工
程と、ヒ素（又はす／）をイオン注入法により拡散する
工程と、前記２層の多結晶シリコン１−ヲ少なくともエ
ミッタ開口部を含む領域を残して除去する工程と、高温
の熱処理によりヒ素（又はリン）をエミッタ開口部のシ
リコン基板内に拡散する工程とを含んで構成される。
次に、本発明の実施例について、図面を参照して説明す
る。第１図（ａ）〜（ｈ） は本発明の一実施例を説
明するために、工程順に示した断面図である。
る。第１図（ａ）〜（ｈ） は本発明の一実施例を説
明するために、工程順に示した断面図である。
まず、第１図（ａ）に示すように、比抵抗の高いＰ型／
リコン基板１上に絶縁物２に↓リバイボーラ型半導体領
域ＡとＭＯ８型半導体碩域領域分離形成されており、３
は低抵抗のＮ型埋込領域でめワ、低抵抗拡散動域５によ
りトランジスタのコレクメ開口部１１と電気的に接続さ
れている。６は低抵抗Ｎ型領域、４は高抵抗Ｐ型頭域で
ありトランジスタのベース開口部９と接続されている。
リコン基板１上に絶縁物２に↓リバイボーラ型半導体領
域ＡとＭＯ８型半導体碩域領域分離形成されており、３
は低抵抗のＮ型埋込領域でめワ、低抵抗拡散動域５によ
りトランジスタのコレクメ開口部１１と電気的に接続さ
れている。６は低抵抗Ｎ型領域、４は高抵抗Ｐ型頭域で
ありトランジスタのベース開口部９と接続されている。
７は絶縁物であり、前記開口部９，１１０池にエミッタ
開口部１０を有している。
開口部１０を有している。
一方ＭＯ８型半導体部Ｂは高抵抗Ｎ型組域４及びゲート
醒化膜８を有している。
醒化膜８を有している。
次に、第１図（ｂ）に示すように、半導体基板１上に１
５００〜２０００λ程度の薄い多結晶シリコン層１２を
形成する。次いでヒ、素をイオン注入法により拡散させ
る。このとき、ヒ素は４０〜８０ＫｅＶ程度で打込むこ
とにより、シリコン基板と多結晶シリコン界面近傍に１
ｏ １６ ｃｍ ２の高濃度のヒ素を拡散することが
できる。これは多結晶ンリコ／層金薄く形成した為可能
となり、高ａ度のヒ素を界面近傍に制御良く拡散するこ
とができる。こうしてトランジスタのエミッタ部を形成
するに必要な濃度を得ることが出来、後にヒ素ヲ／リコ
／基板に押込む時に、制御良く特性を得ることが出来る
。
５００〜２０００λ程度の薄い多結晶シリコン層１２を
形成する。次いでヒ、素をイオン注入法により拡散させ
る。このとき、ヒ素は４０〜８０ＫｅＶ程度で打込むこ
とにより、シリコン基板と多結晶シリコン界面近傍に１
ｏ １６ ｃｍ ２の高濃度のヒ素を拡散することが
できる。これは多結晶ンリコ／層金薄く形成した為可能
となり、高ａ度のヒ素を界面近傍に制御良く拡散するこ
とができる。こうしてトランジスタのエミッタ部を形成
するに必要な濃度を得ることが出来、後にヒ素ヲ／リコ
／基板に押込む時に、制御良く特性を得ることが出来る
。
次に、第１図（Ｃ）に示すように、続いて多結晶シリコ
／層１３ｔ”２０００〜２５００λ程度杉成し、第１図
（ｂ）工程と同様にヒ素をイオン注入法により拡散させ
る。このときの加速電圧は最大１５０ＫｅＶ穆匿で実施
し、シリコン基板との界面近傍には何等影響を与えない
よりにする。
／層１３ｔ”２０００〜２５００λ程度杉成し、第１図
（ｂ）工程と同様にヒ素をイオン注入法により拡散させ
る。このときの加速電圧は最大１５０ＫｅＶ穆匿で実施
し、シリコン基板との界面近傍には何等影響を与えない
よりにする。
次に、第１図（ｄ）に示すように、バイポーラ型半導体
領域のエミッタ開口部１０．コＶクタ開口部１１及びＭ
Ｏ８型半導体領域のゲート電極部を覆うようにホトレジ
スト１４をパター二／グする。
領域のエミッタ開口部１０．コＶクタ開口部１１及びＭ
Ｏ８型半導体領域のゲート電極部を覆うようにホトレジ
スト１４をパター二／グする。
次に、第１図（ｅ）に示すように、ホトレジスト１４を
マスクとして多結晶／リコ／層１２，１３ ’ｅ線除去
る。続いてホウ素をイオン注入法により拡散し、高ｌ農
度Ｐ型層１５を形成する。
マスクとして多結晶／リコ／層１２，１３ ’ｅ線除去
る。続いてホウ素をイオン注入法により拡散し、高ｌ農
度Ｐ型層１５を形成する。
次に、第１図（ｆ）Ｋ示すように、ホトＬ／シスト１４
ｆｔ除去し１次いで全面にシリコ／酸化膜等の絶縁物１
６ｆ！：形成し、１０００℃の不活性ガス中で熱処理す
ることｌ／Ｃよりトラ／ンスタのエミッタ部１７を形成
する。
ｆｔ除去し１次いで全面にシリコ／酸化膜等の絶縁物１
６ｆ！：形成し、１０００℃の不活性ガス中で熱処理す
ることｌ／Ｃよりトラ／ンスタのエミッタ部１７を形成
する。
へに、第１図（ｇ）に示すように、ホトレジスト１８ｆ
Ｃ形成し、パターニングし、ホトレジスミをマスクとし
て絶縁物をエツチングし電極形成部に開口する。
Ｃ形成し、パターニングし、ホトレジスミをマスクとし
て絶縁物をエツチングし電極形成部に開口する。
次に、第１図（ｈ）に示すように、ホトレジスト１８を
除去し、開口部にアルミニウム等のｔ極１９を形成する
。
除去し、開口部にアルミニウム等のｔ極１９を形成する
。
以上によりバイポーラ型半導体領域ＡとＭＯ８型半導体
領域領域有する集積回路装置が完成する。
領域領域有する集積回路装置が完成する。
以上説明したように、本発明によれば、バイポーラ型半
導体を形成するのに薄い多結晶シリコン層を用いて、高
濃度のヒ素をシリコ／基板界面近傍に拡散させるため、
その後の押込、％により精度良くシリコン基板内にヒ素
を拡散させることが出来る。また多結晶シリコンへの高
濃度のヒ素の注入により同時にＭＯ８型半導体の多結晶
シリコンの抵抗も小さくすることができる。以上の結果
製品の大幅な歩留向上及び高速化を達成することができ
る。
導体を形成するのに薄い多結晶シリコン層を用いて、高
濃度のヒ素をシリコ／基板界面近傍に拡散させるため、
その後の押込、％により精度良くシリコン基板内にヒ素
を拡散させることが出来る。また多結晶シリコンへの高
濃度のヒ素の注入により同時にＭＯ８型半導体の多結晶
シリコンの抵抗も小さくすることができる。以上の結果
製品の大幅な歩留向上及び高速化を達成することができ
る。
第１図（ａ）−（ｈ） は本発明の一実施例を説明す
るために工程順に示した断面図でるる。 ｌ・・・・・・Ｐ型ンリコン基板、２・・・・・・絶縁
膜、３・・・・・・Ｎ型埋込層、４・・・・・・Ｐ型シ
リコン層、５・・・・・・Ｎ型拡散層、６・・・・・・
Ｎ型拡散層、７・・・・・・絶縁物、８・・・・・・ゲ
ート酸化膜、９・・・・・・ベース開口部、１０・・・
・・・エミッタ開口部、１１・・・・・・コレクタ開口
部、１２・・・・・・第１層目多結晶／リコン、１３・
・・・・・第２層目多結晶シリコン鳩、１４・・・・・
・ホトレジスト層、１５・・・・・・Ｐ型拡散層、１６
・・・・・・絶縁物、１７・・・・・・Ｎ型ヒ素拡散層
、１８・・・・・・ホトレジスト層、１９狛 １ ｚ 察 １ 回
るために工程順に示した断面図でるる。 ｌ・・・・・・Ｐ型ンリコン基板、２・・・・・・絶縁
膜、３・・・・・・Ｎ型埋込層、４・・・・・・Ｐ型シ
リコン層、５・・・・・・Ｎ型拡散層、６・・・・・・
Ｎ型拡散層、７・・・・・・絶縁物、８・・・・・・ゲ
ート酸化膜、９・・・・・・ベース開口部、１０・・・
・・・エミッタ開口部、１１・・・・・・コレクタ開口
部、１２・・・・・・第１層目多結晶／リコン、１３・
・・・・・第２層目多結晶シリコン鳩、１４・・・・・
・ホトレジスト層、１５・・・・・・Ｐ型拡散層、１６
・・・・・・絶縁物、１７・・・・・・Ｎ型ヒ素拡散層
、１８・・・・・・ホトレジスト層、１９狛 １ ｚ 察 １ 回
Claims (1)
- 少なくともコレクタ拡散領域及びベース拡散領域を有す
る半導体基板上に形成された絶縁膜に少なくともエミッ
タ開口部を形成する工程と、該半導体基板表面に第１層
目の多結晶シリコン層を形成する工程と、該第１層目の
多結晶シリコン層にヒ素（又はリン）をイオン注入法に
より拡散する工程と、前記第１層の多結晶シリコン上に
第２層目の多結晶シリコン層を形成する工程と、ヒ素（
又はリン）をイオン注入法により拡散する工程と、前記
２層の多結晶シリコン層を少なくともエミッタ開口部を
含む領域を残して除去する工程と、高温の熱処理により
ヒ素（又はリン）をエミッタ開口部のシリコン基板内に
拡散する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20654484A JPS6184049A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20654484A JPS6184049A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184049A true JPS6184049A (ja) | 1986-04-28 |
Family
ID=16525134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20654484A Pending JPS6184049A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213854U (ja) * | 1988-07-12 | 1990-01-29 |
-
1984
- 1984-10-02 JP JP20654484A patent/JPS6184049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213854U (ja) * | 1988-07-12 | 1990-01-29 |
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