JPH04343479A - 可変容量ダイオード - Google Patents
可変容量ダイオードInfo
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- JPH04343479A JPH04343479A JP11519291A JP11519291A JPH04343479A JP H04343479 A JPH04343479 A JP H04343479A JP 11519291 A JP11519291 A JP 11519291A JP 11519291 A JP11519291 A JP 11519291A JP H04343479 A JPH04343479 A JP H04343479A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、可変容量ダイオードに
関し、特に超階段接合型の可変容量ダイオードに関する
。
関し、特に超階段接合型の可変容量ダイオードに関する
。
【０００２】
【従来の技術】図２（ａ）〜（ｄ）は従来の可変容量ダ
イオードの製造方法を説明するための工程順に示した半
導体チップの断面図である。
イオードの製造方法を説明するための工程順に示した半
導体チップの断面図である。
【０００３】まず、図２（ａ）に示すように、結晶面方
位（１００）より結晶軸角度が２度傾斜した主面を有す
るＮ型のシリコン基板１０の表面に酸化シリコン膜２を
形成した後、写真食刻法により酸化シリコン膜２を選択
的にエッチング除去し、ガードリング形成用の開孔部を
形成する。次に、酸化シリコン膜２をマスクとしてＮ型
シリコン基板１０にＮ型の不純物をイオン注入し、Ｎ＋
型拡散層３を形成してガードリングを設けた後、熱酸
化してＮ＋ 型拡散層３の表面に酸化シリコン膜４を形
成する。
位（１００）より結晶軸角度が２度傾斜した主面を有す
るＮ型のシリコン基板１０の表面に酸化シリコン膜２を
形成した後、写真食刻法により酸化シリコン膜２を選択
的にエッチング除去し、ガードリング形成用の開孔部を
形成する。次に、酸化シリコン膜２をマスクとしてＮ型
シリコン基板１０にＮ型の不純物をイオン注入し、Ｎ＋
型拡散層３を形成してガードリングを設けた後、熱酸
化してＮ＋ 型拡散層３の表面に酸化シリコン膜４を形
成する。
【０００４】次に、図２（ｂ）に示すように、写真蝕刻
法により選択的に酸化シリコン膜２をエッチング除去し
て開孔部を設けた後、熱酸化してＮ型シリコン基板１０
の表面に薄い酸化シリコン膜５を３０ｎｍの厚さに形成
する。次に、酸化シリコン膜２及び酸化シリコン膜４を
マスクとして、上面からリンイオン１１を加速エネルギ
ー７０ｋｅＶ，ドーズ量１×１０１４ｃｍ−２，注入角
度（基板に対して垂直方向からの傾き）７°で、イオン
注入し、熱処理により押込拡散及びアニールを行いＮ＋
型拡散層６を形成する。
法により選択的に酸化シリコン膜２をエッチング除去し
て開孔部を設けた後、熱酸化してＮ型シリコン基板１０
の表面に薄い酸化シリコン膜５を３０ｎｍの厚さに形成
する。次に、酸化シリコン膜２及び酸化シリコン膜４を
マスクとして、上面からリンイオン１１を加速エネルギ
ー７０ｋｅＶ，ドーズ量１×１０１４ｃｍ−２，注入角
度（基板に対して垂直方向からの傾き）７°で、イオン
注入し、熱処理により押込拡散及びアニールを行いＮ＋
型拡散層６を形成する。
【０００５】次に、図２（ｃ）に示すように、ホウ素イ
オン１２を加速エネルギー４０ｋｅＶ，ドーズ量５×１
０１５ｃｍ−２，注入角度０°でイオン注入して熱処理
し、Ｐ型拡散層７を形成する。
オン１２を加速エネルギー４０ｋｅＶ，ドーズ量５×１
０１５ｃｍ−２，注入角度０°でイオン注入して熱処理
し、Ｐ型拡散層７を形成する。
【０００６】次に、図２（ｄ）に示すように、写真蝕刻
法により選択的に酸化シリコン膜５をエッチング除去し
て第１のコンタクト孔を形成した後、気相成長法により
第１のコンタクト孔を含む表面に窒化シリコン膜８を堆
積する。次に、写真蝕刻法により第１のコンタクト孔の
窒化シリコン膜８を選択的にエッチング除去し、第１の
コンタクト孔の内側に第２のコンタクト孔を設ける。次
に、第２のコンタクト孔を含む表面にアルミニウム層を
堆積してパターニングし、アノード電極９を形成する。
法により選択的に酸化シリコン膜５をエッチング除去し
て第１のコンタクト孔を形成した後、気相成長法により
第１のコンタクト孔を含む表面に窒化シリコン膜８を堆
積する。次に、写真蝕刻法により第１のコンタクト孔の
窒化シリコン膜８を選択的にエッチング除去し、第１の
コンタクト孔の内側に第２のコンタクト孔を設ける。次
に、第２のコンタクト孔を含む表面にアルミニウム層を
堆積してパターニングし、アノード電極９を形成する。
【０００７】
【発明が解決しようとする課題】一般に超階段接合型の
可変容量ダイオードにおいては、逆方向印加電圧に対し
て容量値を狭い範囲に制御することが要求されており、
この傾向は近年の製品組立選別方式の簡略化と共に益々
強くなっている。したがって、この要求を満足させるた
めには、半導体基板上に形成された各々の接合における
不純物分布をできるだけ均一に形成しなげればならない
。
可変容量ダイオードにおいては、逆方向印加電圧に対し
て容量値を狭い範囲に制御することが要求されており、
この傾向は近年の製品組立選別方式の簡略化と共に益々
強くなっている。したがって、この要求を満足させるた
めには、半導体基板上に形成された各々の接合における
不純物分布をできるだけ均一に形成しなげればならない
。
【０００８】しかしながら、上述した従来の可変容量ダ
イオードでは結晶軸傾角度２°の半導体基板に対する逆
導電型の拡散層を形成するための不純物導入を注入角度
０°でイオン注入しているため、チャネリングが発生し
、それにより半導体基板表面に形成される各々の接合に
おける不純物分布が不均一化されて、容量値のばらつき
が大きくなったり、耐圧が低下するという問題点があっ
た。
イオードでは結晶軸傾角度２°の半導体基板に対する逆
導電型の拡散層を形成するための不純物導入を注入角度
０°でイオン注入しているため、チャネリングが発生し
、それにより半導体基板表面に形成される各々の接合に
おける不純物分布が不均一化されて、容量値のばらつき
が大きくなったり、耐圧が低下するという問題点があっ
た。
【０００９】
【課題を解決するための手段】本発明の可変容量ダイオ
ードは、低濃度一導電型半導体基板の一主面に設けた高
濃度の一導電型拡散層と、前記一導電型拡散層内に設け
た逆導電型拡散層とを有する超階段接合型の可変容量ダ
イオードにおいて、前記半導体基板の一主面が結晶面方
位（１００）から３度乃至７度傾斜した面を有している
。
ードは、低濃度一導電型半導体基板の一主面に設けた高
濃度の一導電型拡散層と、前記一導電型拡散層内に設け
た逆導電型拡散層とを有する超階段接合型の可変容量ダ
イオードにおいて、前記半導体基板の一主面が結晶面方
位（１００）から３度乃至７度傾斜した面を有している
。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１（ａ）〜（ｃ）は本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【００１２】まず、図１（ａ）に示すように、結晶面方
位（１００）に対して３〜７度傾斜した面を主面とする
Ｎ型シリコン基板１の表面に酸化シリコン膜２を設け、
酸化シリコン膜２に選択的に開孔部を設け、酸化シリコ
ン膜２をマスクとして開孔部のＮ型シリコン基板１の表
面にリンを拡散してＮ＋ 型拡散層３を設けガードリン
グを形成する。次に、酸化シリコン膜２を選択的に開孔
した後、酸化シリコン膜５を形成し、酸化シリコン膜２
，４をマスクとしてリンイオン１１を加速エネルギー７
０ｋｅＶ，ドーズ量１×１０１４ｃｍ−２，注入角度０
°でイオン注入し、熱処理によりイオン注入層の押込拡
散及びアニールを行い、Ｎ＋ 型拡散層６を形成する。
位（１００）に対して３〜７度傾斜した面を主面とする
Ｎ型シリコン基板１の表面に酸化シリコン膜２を設け、
酸化シリコン膜２に選択的に開孔部を設け、酸化シリコ
ン膜２をマスクとして開孔部のＮ型シリコン基板１の表
面にリンを拡散してＮ＋ 型拡散層３を設けガードリン
グを形成する。次に、酸化シリコン膜２を選択的に開孔
した後、酸化シリコン膜５を形成し、酸化シリコン膜２
，４をマスクとしてリンイオン１１を加速エネルギー７
０ｋｅＶ，ドーズ量１×１０１４ｃｍ−２，注入角度０
°でイオン注入し、熱処理によりイオン注入層の押込拡
散及びアニールを行い、Ｎ＋ 型拡散層６を形成する。
【００１３】次に、図１（ｂ）に示すように、ホウ素イ
オン１２を加速エネルギー４０ｋｅＶ，ドーズ量５×１
０１５ｃｍ−２，注入角度０°でイオン注入し、熱処理
により押込拡散及びアニールを行い、Ｐ型拡散層７を形
成する。
オン１２を加速エネルギー４０ｋｅＶ，ドーズ量５×１
０１５ｃｍ−２，注入角度０°でイオン注入し、熱処理
により押込拡散及びアニールを行い、Ｐ型拡散層７を形
成する。
【００１４】次に、図１（ｃ）に示すように、薄い酸化
シリコン膜５を選択的にエッチングし、除去して第１の
コンタクト孔を形成した後、窒化シリコン膜８を堆積し
て第１のコンタクト孔の内側に第２のコンタクト孔を形
成し、第２のコンタクト孔を含む表面にアルミニウム層
を堆積してパターニングし、アノード電極９を形成する
。
シリコン膜５を選択的にエッチングし、除去して第１の
コンタクト孔を形成した後、窒化シリコン膜８を堆積し
て第１のコンタクト孔の内側に第２のコンタクト孔を形
成し、第２のコンタクト孔を含む表面にアルミニウム層
を堆積してパターニングし、アノード電極９を形成する
。
【００１５】
【発明の効果】以上説明したように本発明は、半導体基
板の主面を結晶面方位（１００）より３〜７°傾斜させ
ることにより、イオン注入角度０°で形成した拡散層の
チャネリングを防止することが可能となり、その結果従
来例と比較して容量値のばらつきを１／２〜１／３に、
又耐圧値を５〜７Ｖ向上させることができるという効果
を有する。
板の主面を結晶面方位（１００）より３〜７°傾斜させ
ることにより、イオン注入角度０°で形成した拡散層の
チャネリングを防止することが可能となり、その結果従
来例と比較して容量値のばらつきを１／２〜１／３に、
又耐圧値を５〜７Ｖ向上させることができるという効果
を有する。
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図２】従来の可変容量ダイオードの製造方法を説明す
るための工程順に示した半導体チップの断面図。
るための工程順に示した半導体チップの断面図。
１，１０ シリコン基板
２，４，５ 酸化シリコン膜
３，６ Ｎ＋ 型拡散層
７ Ｐ型拡散層
８ 窒化シリコン膜
９ アノード電極
１１ リンイオン
１２ ホウ素イオン
Claims (2)
- 【請求項１】 低濃度一導電型半導体基板の一主面に
設けた高濃度の一導電型拡散層と、前記一導電型拡散層
内に設けた逆導電型拡散層とを有する超階段接合型の可
変容量ダイオードにおいて、前記半導体基板の一主面が
結晶面方位（１００）から３度乃至７度傾斜した面を有
することを特徴とする可変容量ダイオード。 - 【請求項２】 一導電型拡散層の周囲を取囲んで設け
た高濃度一導電型拡散層からなるガードリングを有する
請求項１記載の可変容量ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11519291A JPH04343479A (ja) | 1991-05-21 | 1991-05-21 | 可変容量ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11519291A JPH04343479A (ja) | 1991-05-21 | 1991-05-21 | 可変容量ダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343479A true JPH04343479A (ja) | 1992-11-30 |
Family
ID=14656633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11519291A Pending JPH04343479A (ja) | 1991-05-21 | 1991-05-21 | 可変容量ダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343479A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838058A (en) * | 1993-12-20 | 1998-11-17 | Nec Corp. | Semiconductor substrate and semiconductor device employing the same |
| US6995068B1 (en) * | 2000-06-09 | 2006-02-07 | Newport Fab, Llc | Double-implant high performance varactor and method for manufacturing same |
| US7253073B2 (en) * | 2004-01-23 | 2007-08-07 | International Business Machines Corporation | Structure and method for hyper-abrupt junction varactors |
| US7541211B2 (en) | 2004-12-28 | 2009-06-02 | Canon Kabushiki Kaisha | Photoelectric conversion device, its manufacturing method, and image pickup device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149686A (ja) * | 1974-10-26 | 1976-04-30 | Sony Corp | |
| JPS5253658A (en) * | 1975-10-28 | 1977-04-30 | Sony Corp | Method of introducing impurity into semiconductor |
| JPS5550671A (en) * | 1978-10-09 | 1980-04-12 | Sanyo Electric Co Ltd | Manufacturing of variable capacitance element |
| JPS61220424A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6433924A (en) * | 1987-07-29 | 1989-02-03 | Sony Corp | Semiconductor wafer |
-
1991
- 1991-05-21 JP JP11519291A patent/JPH04343479A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |