JPH03196641A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPH03196641A JPH03196641A JP33962489A JP33962489A JPH03196641A JP H03196641 A JPH03196641 A JP H03196641A JP 33962489 A JP33962489 A JP 33962489A JP 33962489 A JP33962489 A JP 33962489A JP H03196641 A JPH03196641 A JP H03196641A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は接合型電界効果トランジスタ（以下、Ｊ−ＦＥ
Ｔと記す）の製造方法に関し、特にゲート領域の形成方
法に関する。
Ｔと記す）の製造方法に関し、特にゲート領域の形成方
法に関する。
従来のＪ−ＦＥＴの製造方法は第３図（ａ）に示すよう
に、ｐ型シリコン基板１の上にｎ型エピタキシャル層２
を成長させた後、ｎ型エピタキシャル層２の表面に酸化
シリコン膜４を形成し、酸化シリコン膜４を選択的に除
去して゛ｎ型エピタキシャル層の表面にｐ型不純物を導
入してｐ型シリコン基板１に達するｐ＋型拡散領域３を
設けてｎ型エピタキシャル層２を区画する。
に、ｐ型シリコン基板１の上にｎ型エピタキシャル層２
を成長させた後、ｎ型エピタキシャル層２の表面に酸化
シリコン膜４を形成し、酸化シリコン膜４を選択的に除
去して゛ｎ型エピタキシャル層の表面にｐ型不純物を導
入してｐ型シリコン基板１に達するｐ＋型拡散領域３を
設けてｎ型エピタキシャル層２を区画する。
次に、第３図（ｂ）に示すように、ｐ＋型拡散領域３の
表面に酸化シリコン膜４を設け、ｎ型エピタキシャル層
２の上の酸化シリコン膜４を選択的にエツチングしてゲ
ート領域形成用の溝を形成し、酸化シリコン膜４をマス
クとしてｎ型エピタキシャル層２の表面にホウ素をイオ
ン注入又は拡散してゲート領域５を形成し、ゲート領域
５の（図面に垂直方向の）両端でｐ“型拡散領域３と接
続する。
表面に酸化シリコン膜４を設け、ｎ型エピタキシャル層
２の上の酸化シリコン膜４を選択的にエツチングしてゲ
ート領域形成用の溝を形成し、酸化シリコン膜４をマス
クとしてｎ型エピタキシャル層２の表面にホウ素をイオ
ン注入又は拡散してゲート領域５を形成し、ゲート領域
５の（図面に垂直方向の）両端でｐ“型拡散領域３と接
続する。
次に、第３図（ｃ）に示すように、ゲート領域５の表面
に熱酸化膜を形成した後、酸化シリコン膜４を選択的に
開孔してｎ型エピタキシャル層２の表面にｎ型不純物を
導入してｎ＋型のソース領域７及びドレイン領域８をそ
れぞれ形成する。
に熱酸化膜を形成した後、酸化シリコン膜４を選択的に
開孔してｎ型エピタキシャル層２の表面にｎ型不純物を
導入してｎ＋型のソース領域７及びドレイン領域８をそ
れぞれ形成する。
次に、第３図（ｄ）に示すように、ソース領域７及びド
レイン領域８のそれぞれにアルミニウム電極９を形成す
る。
レイン領域８のそれぞれにアルミニウム電極９を形成す
る。
上述した従来のＪ−ＦＥＴの製造方法ではゲート領域上
の酸化膜はゲート領域形成後の熱酸化によってのみ形成
される。しかし、ゲート領域の深さはＪ−ＦＥＴの特性
に大きな影響を与えるためゲート領域形成後に高温で長
時間の熱酸化を行なうことは不可能である。すなわち、
Ｊ−ＦＥＴの特性のコントロールが難しくなったりウェ
ーハ面内での特性ばらつきが大きくなるためである。
の酸化膜はゲート領域形成後の熱酸化によってのみ形成
される。しかし、ゲート領域の深さはＪ−ＦＥＴの特性
に大きな影響を与えるためゲート領域形成後に高温で長
時間の熱酸化を行なうことは不可能である。すなわち、
Ｊ−ＦＥＴの特性のコントロールが難しくなったりウェ
ーハ面内での特性ばらつきが大きくなるためである。
従って、ゲート領域上の酸化膜の厚さｔは０．２〜０．
４μｍぐらいまでしか厚くできない。
４μｍぐらいまでしか厚くできない。
このように上述したＪ−ＦＥＴの製造方法では、ゲート
領域上の酸化膜を厚くできないため、Ｊ−ＦＥＴにサー
ジ電圧がかかった場合、ゲート領域上の酸化膜が比較的
低いサージ電圧でも局部的に破壊を起こすという欠点が
ある。すなわち、静電耐圧が低いという欠点がある。
領域上の酸化膜を厚くできないため、Ｊ−ＦＥＴにサー
ジ電圧がかかった場合、ゲート領域上の酸化膜が比較的
低いサージ電圧でも局部的に破壊を起こすという欠点が
ある。すなわち、静電耐圧が低いという欠点がある。
本発明のＪ−ＦＥＴの製造方法は、−導電型半導体基板
上に設けた逆導電型領域の表面に一導電型の不純物を導
入してゲート領域を形成する接合型電界効果トランジス
タの製造方法において、前記逆導電型領域の表面に設け
た酸化膜を介して一導電型の不純物をイオン注入し前記
ゲート領域を形成する工程を含んで構成される。
上に設けた逆導電型領域の表面に一導電型の不純物を導
入してゲート領域を形成する接合型電界効果トランジス
タの製造方法において、前記逆導電型領域の表面に設け
た酸化膜を介して一導電型の不純物をイオン注入し前記
ゲート領域を形成する工程を含んで構成される。
次に、本発明について、図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
の上にｎ型エピタキシャル層２を成長させて設け、ｎ型
エピタキシャル層２の表面に熱酸化法により酸化シリコ
ン膜４を設け、酸化シリコン膜４の上に選択的に設けた
フォトレジスト膜をマスクとして酸化シリコン膜４を開
孔し、ｎ型エピタキシャル層４の表面にｐ型不純物を導
入してｐ型シリコン基板１に達するｐ＋型拡散領域３を
形成し、ｎ型エピタキシャル層２を島状に区画し、フォ
トレジスト膜を除去する。
の上にｎ型エピタキシャル層２を成長させて設け、ｎ型
エピタキシャル層２の表面に熱酸化法により酸化シリコ
ン膜４を設け、酸化シリコン膜４の上に選択的に設けた
フォトレジスト膜をマスクとして酸化シリコン膜４を開
孔し、ｎ型エピタキシャル層４の表面にｐ型不純物を導
入してｐ型シリコン基板１に達するｐ＋型拡散領域３を
形成し、ｎ型エピタキシャル層２を島状に区画し、フォ
トレジスト膜を除去する。
次に、第１図（ｂ）に示すように、熱酸化によりｐ＋型
拡散領域３の表面を酸化シリコン膜４で被覆する０次に
、厚さ１〜２μｍのフォトレジスト膜６を塗布して、フ
ォトリソグラフィー技術によりゲート領域形成領域上の
フォトレジストｗｊ４６を除去して溝型の開孔部を設け
、フォトレジスト膜６をマスクとして酸化シリコン膜４
の表面をエツチングして０．３〜０．４μｍの厚さの酸
化シリコン膜を残す０次に、フォトレジスト膜６をマス
クとして加速エネルギー３００ｋｅＶでホウ素イオン１
０をイオン注入し、（図面に垂直な方向の）渭の両端で
ｐ＋型拡散領域３と接続するｐ＋型のゲート領域５を形
成する。
拡散領域３の表面を酸化シリコン膜４で被覆する０次に
、厚さ１〜２μｍのフォトレジスト膜６を塗布して、フ
ォトリソグラフィー技術によりゲート領域形成領域上の
フォトレジストｗｊ４６を除去して溝型の開孔部を設け
、フォトレジスト膜６をマスクとして酸化シリコン膜４
の表面をエツチングして０．３〜０．４μｍの厚さの酸
化シリコン膜を残す０次に、フォトレジスト膜６をマス
クとして加速エネルギー３００ｋｅＶでホウ素イオン１
０をイオン注入し、（図面に垂直な方向の）渭の両端で
ｐ＋型拡散領域３と接続するｐ＋型のゲート領域５を形
成する。
次に、第１図（Ｃ）に示すように、フォトレジスト膜６
を除去した後、ゲート領域５の深さのコントロールを行
ない、比較的低温で短時間の熱酸化によりゲート領域５
上の酸化シリコン膜４を厚くする。次に、酸化シリコン
膜４を選択的に開孔してｎ型不純物を導入し、ｎ＋型の
ソース領域７及びドレイン領域８をそれぞれ形成する。
を除去した後、ゲート領域５の深さのコントロールを行
ない、比較的低温で短時間の熱酸化によりゲート領域５
上の酸化シリコン膜４を厚くする。次に、酸化シリコン
膜４を選択的に開孔してｎ型不純物を導入し、ｎ＋型の
ソース領域７及びドレイン領域８をそれぞれ形成する。
次に、第１図（ｄ）に示すように、ソース領域７及びド
レイン領域８のそれぞれと接続するアルミニウム電極９
を選択的に形成してＪ−ＦＥＴを構成する。
レイン領域８のそれぞれと接続するアルミニウム電極９
を選択的に形成してＪ−ＦＥＴを構成する。
第２図（ａ）〜（ｃ）は、本発明の第２の実施例を説明
するための工程順に示した半導体チ・／プの断面図であ
る。
するための工程順に示した半導体チ・／プの断面図であ
る。
第２図（ａ）に示すように、ｐ型シリコン基板１の上に
ｎ型エピタキシャル層２を形成し、ｎ型エピタキシャル
層２の表面を熱酸化して酸化シリコン膜４を設ける。次
に、酸化シリコン膜４を選択的に除去してｎ型エピタキ
シャル層４の表面にｐ型不純物を導入してｐ型シリコン
基板１に達するｐ＋型拡散領域３を形成し、ｎ型エビタ
キシャル層２を島状に区画する。
ｎ型エピタキシャル層２を形成し、ｎ型エピタキシャル
層２の表面を熱酸化して酸化シリコン膜４を設ける。次
に、酸化シリコン膜４を選択的に除去してｎ型エピタキ
シャル層４の表面にｐ型不純物を導入してｐ型シリコン
基板１に達するｐ＋型拡散領域３を形成し、ｎ型エビタ
キシャル層２を島状に区画する。
次に、第２図（ｂ）に示すように、ｎ型エピタキシャル
層２の上の酸化シリコン膜４を選択的にエツチングして
溝状の開孔部を設ける。
層２の上の酸化シリコン膜４を選択的にエツチングして
溝状の開孔部を設ける。
次に、第２図（ｃ）に示すように、熱酸化法で開孔部を
含む表面に厚さ０．３〜０．４μｍの酸化シリコン膜を
形成した後、厚さ１〜２μｍのフォトレジスト膜６を塗
布してリソグラフィ技術によりゲート領域形成領域上の
フォトレジスト膜６を開孔し、フォトレジスト膜６をマ
スクとして、厚さ０．３〜０．４μｍの酸化シリコン膜
を突き抜けることができる３００ｋｅＶの加速エネルギ
ーでホウ素イオン１０をイオン注入してゲート領域５を
形成する。
含む表面に厚さ０．３〜０．４μｍの酸化シリコン膜を
形成した後、厚さ１〜２μｍのフォトレジスト膜６を塗
布してリソグラフィ技術によりゲート領域形成領域上の
フォトレジスト膜６を開孔し、フォトレジスト膜６をマ
スクとして、厚さ０．３〜０．４μｍの酸化シリコン膜
を突き抜けることができる３００ｋｅＶの加速エネルギ
ーでホウ素イオン１０をイオン注入してゲート領域５を
形成する。
以後、第１の実施例と同様の工程によりＪ−ＦＥＴを構
成する。
成する。
この実施例では、ゲート領域形成領域上の酸化シリコン
膜を選択的に開孔してからゲート領域形成領域上に熱酸
化で０．３〜０．４μｍの厚さの酸化シリコン膜を形成
するための、第一の実施例より、ゲート領域形成のため
のイオン注入量に影響を及ぼすゲート領域形成領域５の
酸化シリコン膜の厚さのばらつきを小さくできるという
利点がある。
膜を選択的に開孔してからゲート領域形成領域上に熱酸
化で０．３〜０．４μｍの厚さの酸化シリコン膜を形成
するための、第一の実施例より、ゲート領域形成のため
のイオン注入量に影響を及ぼすゲート領域形成領域５の
酸化シリコン膜の厚さのばらつきを小さくできるという
利点がある。
以上説明したように本発明のＪ−ＦＥＴの製造方法はゲ
ート領域を形成する不純物のイオン注入をゲート領域形
成領域上に設けた厚さ０．３〜０．４μｍの酸化膜を介
してイオン注入することにより、ゲート領域形成後の特
性のコントロールや特性のばらつきに影響を及ぼさない
程度の比較的低温で短時間の熱酸化処理でも、ゲート領
域上の酸化膜厚を最終的には０．６〜０．８μｍぐらい
まで厚くすることができるため、比較的高いサージ電圧
がかかってもゲート領域上の酸化膜が破壊しにくくなる
。すなわち、静電耐圧を向上させることができるという
効果を有する。
ート領域を形成する不純物のイオン注入をゲート領域形
成領域上に設けた厚さ０．３〜０．４μｍの酸化膜を介
してイオン注入することにより、ゲート領域形成後の特
性のコントロールや特性のばらつきに影響を及ぼさない
程度の比較的低温で短時間の熱酸化処理でも、ゲート領
域上の酸化膜厚を最終的には０．６〜０．８μｍぐらい
まで厚くすることができるため、比較的高いサージ電圧
がかかってもゲート領域上の酸化膜が破壊しにくくなる
。すなわち、静電耐圧を向上させることができるという
効果を有する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（Ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｄ）は従来のＪ−ＦＥＴの製造方法を説明するため
の工程順に示した半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型エピタキシャ
ル層、３・・・ｐ＋型拡散領域、４・・・酸化シリコン
膜、５・・・ゲート領域、６・・・フォトレジスト膜、
７・・・ソース領域、８・・・ドレイン領域、９・・・
アルミニウム電極、１０・・・ホウ素イオン。 見 １ 図
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（Ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｄ）は従来のＪ−ＦＥＴの製造方法を説明するため
の工程順に示した半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型エピタキシャ
ル層、３・・・ｐ＋型拡散領域、４・・・酸化シリコン
膜、５・・・ゲート領域、６・・・フォトレジスト膜、
７・・・ソース領域、８・・・ドレイン領域、９・・・
アルミニウム電極、１０・・・ホウ素イオン。 見 １ 図
Claims (1)
- 一導電型半導体基板上に設けた逆導電型領域の表面に一
導電型の不純物を導入してゲート領域を形成する接合型
電界効果トランジスタの製造方法において、前記逆導電
型領域の表面に設けた酸化膜を介して一導電型の不純物
をイオン注入し前記ゲート領域を形成する工程を含むこ
とを特徴とする接合型電界効果トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33962489A JPH03196641A (ja) | 1989-12-26 | 1989-12-26 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33962489A JPH03196641A (ja) | 1989-12-26 | 1989-12-26 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196641A true JPH03196641A (ja) | 1991-08-28 |
Family
ID=18329260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33962489A Pending JPH03196641A (ja) | 1989-12-26 | 1989-12-26 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613410A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 接合電界効果トランジスタ及びその製造方法 |
-
1989
- 1989-12-26 JP JP33962489A patent/JPH03196641A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613410A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 接合電界効果トランジスタ及びその製造方法 |
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