KR0136968B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 3중 경사접합 구조의 활성영역을 갖는 반도체소자의 제조방법에 관한 것으로, 반도체기판상에 게이트산화막을 형성하는 단계 ; 상기 게이트산화막 상에 도전층과 제1저온열산화막으로 이루어진 게이트전극을 형성하는 단계 ; 게이트전극을 보호하는 보호산화막, 질화막 및 제2저온열산화막을 순차로 적층 형성하는 단계 ; 상기 질화막과 제2저온열산화막을 포함하는 스페이서를 형성하는 단계 ; 상기 스페이서용 제2저온열산화막을 제거하는 단계 ; 활성영역을 형성용 불순물을 이온주입하는 단계 ; 상기 스페이서용 질화막을 제거하는 단계 ; 제3저온열산화막 및 절연산화막을 순차로 적층 형성하는 단계 및 상기 절연산화막의 평탄화 열처리단계를 구비하여 이루어진 것을 특징으로 하여 상기한 본 발명의 방법에 따르면, 추가의 마스크를 사용하지 않고 자기정합기술 및 이온주입기술 등을 통하여 3중경사접합 구조의 활성영역을 형성시킴으로써, 제조비용의 추가 부담없이 전류구동력이 향상된 반도체소자를 형성시킬 수 있는 장점이 있다.

Description

반도체소자의 제조방법

제1도는 종래의 LDD구조를 갖는 반도체소자의 단면구조.

제2도는 본 발명의 방법에 따라 형성된 반도체소자의 단면구조.

제3도 내지 제9도는 본 발명에 따른 바람직한 실시예의 반도체소자 제조공정 순서 단면도를 도시하고 있다.

본 발명은 반도체소자의 제조방법에 관한 것으로 보다 상세하게는 3중 경사접합 구조의 활성영역을 갖는 반도체소자의 제조방법에 관한 것이다.

종래 반도체소자의 구현을 위한 다양한 기술들이 연구개발되고 있으며, MOS소자의 전기적인 특성을 개선하는 대표적인 기술적 모델로써 게이트 형성기술, 소오스/드레인 형성기술 및 스페이서 형성기술등이 알려져 있으며 특히, MOS소자의 고밀도, 고집적화를 구현하는데 따른 전기적 특성의 일화를 보완하기 위하여 활성영역의 구조 또는 제조방법을 개선하기 위한 소오스/드레인 형성기술에 많은 연구가 진행되고 있다. 이와 관련해서 알려진 전형적인 기술로는 전기적인 특성을 개선하기 위하여 제1도에 보인 바와같이 반도체기판(11) 상에 형성된 게이트산화막(12) 위에 형성되는 소오스/드레인 활성영역(13)의 소정부분이 도전층들(14, 15) 및 절연막(16)으로 이루어진 게이트전극의 측벽스페이서(17)와 중첩된 LDD(lightly doped drain) 구조가 있다.

최근에는 게이트 치수가 0.5㎛이하의 CMOS 장치에 대하여 종래의 LDD구조의 반도체장치 이상의 전기적인 성능과 신뢰성을 항상시키기 위하여 게이트-드레인이 충분하게 중첩된 장치구조들이 제안되고 있으며 게이트-드레인이 충분히 중첩된 LDD 구조를 생성하기 위하여 큰 각을 경사시켜 이온주입하는 기술 또는 인버스(inverse)-T게이트(ITLDD) 구조등이 알려져 있다. 그러나 큰각으로 경사시켜 이온주입하는 데에는 특수한 이온주입기가 필요하며 반도체강치의 다른 방위(orientation)에 대한 농도 윤곽(profile)을 제어하는데 따른 어려움에 직면해 있다. 이미 알려진 바의 상기 ITLDD 구조는 폴리 스톱식각공정, 폴리 침적/이온주입의 두충, 또는 선택적인 에피텍셜 실리콘 성장을 포함한다. 이와 같은 기술들은 써브-하프미크론(sub-half micron) 장치에 있어서 매우 정밀한 게이트전극의 패터닝을 복잡하게 하는 경향이 있으며, ITLDD 구조를 갖는 소오스/드레인과 게이트전극 상에 실리사이드(silicide)를 형성시키기 어려운 점이 있을 뿐아니라, 추가의 마스크가 사용됨으로 인하여 제조공정이 복잡하고 제조비용이 증가되는 문제가 있다.

따라서 본 발명의 목적은 상기한 종래기술의 문제점을 감안하여 이루어진 것으로 추가의 마스크 사용없이 소오스/드레인의 경사접합을 형성할 수 있는 반도체소자의 제조방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명의 반도체소자 제조방법의 특징은 반도체기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 도전층과 제1저온열산화막으로 이루어진 게이트전극을 형성하는 단계, 게이트전극을 보호하는 제2산화막, 질화막 및 제2저온열산화막을 순차로 적층 형성하는 단계, 상기 질화막과 제2저온열산화막을 포함하는 스페이서를 형성하는 단계, 상기 스페이서용 제2저온열산화막을 제거하는 단계, 활성영역을 형성용 불순물을 이온주입하는 단계, 상기 스페이서용 질화막을 제거하는 단계, 제3저온열산화막 및 절연산화막을 순차로 적층 형성하는 단계 및 상기 절연산화막의 평탄화 열처리단계를 구비하여 이루어진 점에 있다.

이하 첨부도면을 참조하여 본 발명의 반도체소자 제조방법의 바람직한 일실시예를 상세히 설명하기로 한다.

제2도는 본 발명의 방법에 따라 형성된 반도체소자의 단면구조를 나타낸 도면이고, 제3도 내지 제9도는 본 발명에 따른 바람직한 일실시예의 반도체소자 제조공정 순서 단면도를 도시하고 있다.

먼저 제2도를 참조하여 본 발명에 따른 반도체소자의 단면구조를 살펴보면 실리콘기판(21), 실리콘기판(21)에 형성된 3중 경사접합 구조의 활성영역(23), 게이트산화막(22), 게이트전극(24, 25), 절연막(26) 및 엣지의 외향상단부가 등방성식각되어 게이트전극 측벽 하부에 위치한 잔류산화막(27)으로 구성되어 있다.

상기한 구조를 갖는 반도체소자의 제조방법을 살펴보기 위하여 먼저 제3도를 보면 에피텍셜층(31)이 형성되어 있는 반도체기판 상에 실리콘 산화공정을 통하여 100Å∼250Å 정도 두께의 게이트산화막(32)을 형성하고 화학기상증착법을 이용하여 1000Å∼3000Å 정도 두께로 폴리실리콘층(33)을 상기 게이트산화막(32) 상에 형성하고 계속해서 1000Å∼3000Å 정도 두께의 텅스텐실리사이드층(34)을 상기 폴리실리콘층(33) 상에 적층 형성시킨다. 이때 상기 텅스텐실리사이드층을 형성시키지 않는 대신에 폴리실리콘층(33)만으로 3000Å∼5000Å 정도 두께로 형성하여도 무방하다. 이어서 상기 결과물 상에 튜브 또는 화학기상증착법으로 적당한 두께의 제1저온열산화막(35)을 형성한다.

그 다음 제4도를 보면 상기 결과물 상에 감광막(도시하지 않음)을 도포한 다음 게이트전극영역 위의 상기 감광막을 패터닝한 후 상기 제1저온열산화막(35), 텅스텐실리사이드등(34) 및 폴리실리콘층(33)을 이방성식각하여 게이트전극을 형성한다. 이때 상기 이방성식각 공정시 실리콘기판의 활성영역상에 놓여있는 상기 게이트산화막의 잔류 두께가 적어도 80Å∼120Å정도 유지되도록 유의한다.

이어서 제5도를 보면 게이트전극이 형성되어 있는 반도체기판 상에 고온 열산화공정을 통하여 100Å∼500Å 정도 두께의 보호산화막(36)을 형성한 다음 상기 보호산화막(36) 상에 수백 Å 정도 두께의 얇은 질화막(37)을 증착 형성한 후 상기 질화막(37) 위에 스페이서 형성을 위한 제2저온열산화막(38)을 적층 형성시킨다. 여기서 상기 보호산화막(36)과 질화막(37)의 두께를 적절하게 조절하여 활성영역의 원하는 접합깊이를 형성시킬 수 있을 뿐 아니라 상기 질화막(37)의 형성으로 인하여 상기 게이트전극의 도전층(33, 34)이 보호되어 반도체소자의 신뢰성을 확보할 수 있으며 또 상기 제2저온열산화막(38)이 두께를 적당하게 조절하므로써 경사접합의 윤곽을 다양하게 구현할 수가 있다.

그 다음 제6도를 보면 건식식각기술, 예컨대 반응성이온 식각공정을 통하여 상기 제2저온열산화막(38)과 질화막(37)을 에치백하여 상기 게이트전극 측벽에 제2저온산화막(38')과 질화막(37')으로 이루어진 스페이서를 형성시킨다.

이어서 제7도를 보면 상기 스페이서(38', 37')에 포함된 상기 제2저온열산화막(38')을 습식식각 방식으로 제거시킨다. 이때 습식식각을 위한 식각액의 식각선택비를 조절함으로써 상기 제2저온열산화막(38')을 제거할 때, 상기 게이트전극 상부와 반도체기판의 활성영역 상에 위치한 보호산화막(36)이 제거되고 상기 게이트전극 상의 제1저온열산화막(35)의 일부분을 식각하며 아울러 스페이서용 질화막(37')의 저부와 맞닿은 보호산화막(36)의 엣지 상부 또한 언더-컷(under-cut)되어진다. 이와 같이 형성된 결과물 상에 활성영역을 위한 감광막패턴(도시되지 않음)을 형성한 다음 고농도의 불순물이온을 이온주입(39)시킨다. 이때 NMOS소자와 PMOS소자로 이루어지는 반도체장치를 형성하는 경우에는 NMOS 및 PMOS소자의 활성영역에 쥡되는 불순물의 종류가 다르게 되므로 이때는 두번의 이온주입공정을 거치게 된다. 즉 NMOS소자의 활성영역을 형성할때는 PMOS소자영역을 감광막으로 마스킹하고 또 PMOS소자의 활성영역을 형성하는 단계에서는 NMOS소자영역을 감광막으로 마스킹하여 요구되는 고동도의 불순물을 이온주입시키게 된다.

그 다음 제8도를 참조하면 상기 스페이서용 질화막(37')을 습식식각을 이용하여 제거하며 이때 상기 스페이서용 질화막(37')은 반도체소자의 전기적 특성에 영향을 주지 않는 범위이내에서는 완전히 제거되지 않아도 좋다. 이어서 상기 결과물 상에 이온주입된 고농도 불순물을 활성화하는 동안 외방확산 하는 것을 방지하기 위한 1000Å∼3000Å 정도 두께의 제3저온열산화막(40)과 기판 상면을 평탄화하기 위한 6000Å∼8000Å 정도 두께의 절연산화막(41)을 순차로 적층 형성한 다음 상기 절연산화막(41)을 고온에서 열처리하여 리플로우시킴으로써 평탄화한다. 이때 상기 절연산화막(41)의 고온 열처리과정에서 상기 엣지 상부가 언더-컷되어 게이트전극 측벽하부에 위치한 잔류 보호산화막(37') 및 반도체기판(31)에 이온주입된 불순물이 기판 내부로 확산되어 제9도에서와 같은 본 발명의 3중 경사접합 구조의 활성영역(42)이 형성되어진다.

따라서 상기한 본 발명의 방법에 따르면 추가의 마스크를 사용하지 않고 자기정합기술 및 이온주입기술을 통하여 3중 경사접합 구조의 활성영역을 형성시킴으로써 제조비용의 추가 부담없이 전류구동력이 향상된 반도체소자를 형성시킬 수 있는 장점이 있다.

Claims (16)

1. 반도체기판 상에 게이트산화막을 형성하는 단계 ; 상기 게이트산화막 상에 도전층과 제1저온열산화막으로 이루어진 게이트전극을 형성하는 단계 ; 게이트전극을 보호하는 보호산화막, 질화막 및 제2저온열산화막을 순차로 적층 형성하는 단게 ; 상기 질화막과 제2저온열산화막을 포함하는 스페이서를 형성하는 단계 ; 상기 스페이서용 제2저온열산화막을 제거하는 단계 ; 활성영역을 형성용 불순물을 이온 주입하는 단계 ; 상기 스페이서용 질화막을 제거하는 단계 ; 제3저온열산화막 및 절연산화막을 순차로 적층 형성하는 단계 ; 및 상기 절연산화막의 평탄화 열처리단계를 구비하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
2. 제1항에 있어서 상기 게이트전극의 도전층은 폴리실콘층과 텅스텐실리사이드층이 순차로 적층되어 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
3. 제1항에 있어서 상기 게이트전극의 도전층은 폴리실리콘층으로 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
4. 제1항에 있어서 상기 게이트산화막은 100Å∼250Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제2항에 있어서 상기 폴리실리콘층은 1000Å∼3000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제3항에 있어서 상기 폴리실리콘층은 3000Å∼5000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제2항에 있어서 상기 텅스텐실리사이드층은 l000Å∼3000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
8. 제1항에 있어서 상기 게이트전극을 형성하기 위한 이방성식각 공정시 상기 게이트산화막의 잔류 두께를 적어도 80Å∼120Å 정도로 유지하는 것을 특징으로 하는 반도체소자의 제조방법.
9. 제1항에 있어서 상기 보호산화막은 100Å∼500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
10. 제1항에 있어서 상기 보호산화막과 질화막은 원하는 활성영역의 접합깊이에 따라 임의의 두께로 적절하게 조질하는 것을 특징으로 하는 반도체소자의 제조방법.
11. 제1항에 있어서 상기 제2저온열산화막은 원하는 경사접합의 윤곽에 따라 임의의 두께로 적절하게 조절되는 것을 특징으로 하는 반도체소자의 제조방법.
12. 제1항에 있어서 상기 스페이서는 건식식각으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
13. 제1항에 있어서 상기 스페이서용 제2저온열산화막은 습식식각으로 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
14. 제13항에 있어서 상기 제2저온열산화막을 제거하기 위한 상기 습식식각에 있어서 상기 게이트 전극 상부와 실리콘기판의 활성영역상에 위치한 보호산화막을 제거하고 상기 게이트전극 상의 제1저온열산화막이 일부분을 식각하며 아울러 스페이서용 질화막의 저부와 맞닿은 보호산화막의 엣지 상부를 언더-컷하기 위하여 식각액의 식각선택비를 적절하게 조절하는 것을 특징으로 하는 반도체소자의 제조방법.
15. 제1항에 있어서 제3저온열산화막은 1000Å∼3000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
16. 제1항에 있어서 상기 절연산화막은 6000Å∼8000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.