JPH01220469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01220469A JPH01220469A JP4555388A JP4555388A JPH01220469A JP H01220469 A JPH01220469 A JP H01220469A JP 4555388 A JP4555388 A JP 4555388A JP 4555388 A JP4555388 A JP 4555388A JP H01220469 A JPH01220469 A JP H01220469A
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 230000000295 complement effect Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 24
- 229910052782 aluminium Inorganic materials 0.000 abstract description 23
- 238000005530 etching Methods 0.000 abstract description 12
- -1 arsenic ions Chemical class 0.000 abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 229910052796 boron Inorganic materials 0.000 abstract description 8
- 229910052785 arsenic Inorganic materials 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、バイポーラトランジスタと相補型Ｍ ＯＳ
（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ） トランジスタ（以下、ＣＭＯＳトランジスタとい
う）とを備えた半導体装置の製造方法に関する。
（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ） トランジスタ（以下、ＣＭＯＳトランジスタとい
う）とを備えた半導体装置の製造方法に関する。
［従来の技術］
第３図（ａ）乃至（ｈ）は従来のこの種の半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
先ず、第］２１（ａ＞に示すように、ＮＰＮバイポーラ
トランジスタを形成すべき領域をＮ＋埋込層３１上のＮ
ウェル領域３２とし、ＮチャネルＭＯＳトランジスタを
形成すべき領域をＰ＋埋込層３３上のＰウェル領域３４
とし、更にＰチャネルＭＯＳトランジスタを形成すべき
領域をＮ÷埋込層３５上のＮウェル領域３６とした後、
通常の選択酸化工程により素子分離を行う。続いて、厚
さが約４００人のゲート酸化ＷＡ３７を形成し、更にリ
ンをドープした多結晶シリコンを全面に形成した後パタ
ーニングすることにより、Ｎチャネル及びＰチャネルＭ
Ｏ８）ランジスタの多結晶シリコンゲート電極３９を形
成する。
トランジスタを形成すべき領域をＮ＋埋込層３１上のＮ
ウェル領域３２とし、ＮチャネルＭＯＳトランジスタを
形成すべき領域をＰ＋埋込層３３上のＰウェル領域３４
とし、更にＰチャネルＭＯＳトランジスタを形成すべき
領域をＮ÷埋込層３５上のＮウェル領域３６とした後、
通常の選択酸化工程により素子分離を行う。続いて、厚
さが約４００人のゲート酸化ＷＡ３７を形成し、更にリ
ンをドープした多結晶シリコンを全面に形成した後パタ
ーニングすることにより、Ｎチャネル及びＰチャネルＭ
Ｏ８）ランジスタの多結晶シリコンゲート電極３９を形
成する。
次に、第３図（ｂ）に示すように、多結晶シリコンゲー
ト電極３９を酸素雰囲気中で９００℃に６０分間加熱し
て酸化させ、シリコン酸化膜４５を約５００人成長させ
る。次いで、ＮＰＮバイポーラトランジスタのベースと
なるべき部分が開口したフォトレジスト膜４６をマスク
にして、この部分にボロンイオンをエネルギ３０ＫｅＶ
、ドーズ量５．ＯＸＩＯ１３ｃｍ ”の条件で選択的
にイオン注入し、Ｐ型ベース層４０を形成する。
ト電極３９を酸素雰囲気中で９００℃に６０分間加熱し
て酸化させ、シリコン酸化膜４５を約５００人成長させ
る。次いで、ＮＰＮバイポーラトランジスタのベースと
なるべき部分が開口したフォトレジスト膜４６をマスク
にして、この部分にボロンイオンをエネルギ３０ＫｅＶ
、ドーズ量５．ＯＸＩＯ１３ｃｍ ”の条件で選択的
にイオン注入し、Ｐ型ベース層４０を形成する。
次に、第３図（Ｃ′）に示すように、通常のフォトレジ
スト法により、フォトレジスト膜４７をマスクにして、
ＮＰＮバイポーラトランジスタのエミッタとなるべき部
分のシリコン酸化膜３７を選択的に除去し、シリコン基
板面を露出させる。
スト法により、フォトレジスト膜４７をマスクにして、
ＮＰＮバイポーラトランジスタのエミッタとなるべき部
分のシリコン酸化膜３７を選択的に除去し、シリコン基
板面を露出させる。
その後、フォトレジスト膜４７を除去した後、第３図（
ｄ）に示すように、多結晶シリコン層４８を減圧ＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により全面に約２０００人の厚さで堆積さ
せる。
ｄ）に示すように、多結晶シリコン層４８を減圧ＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により全面に約２０００人の厚さで堆積さ
せる。
次に、第３図（ｅ）に示すように、第３図（ｃ）の工程
でシリコン基板面を露出させた領域を含む領域上にフォ
トレジスト膜４９をパターン形成した後、エツチングす
ることにより、この領域の多結晶シリコン層を残し、そ
の他の領域の第２の多結晶シリコン層４８を除去する。
でシリコン基板面を露出させた領域を含む領域上にフォ
トレジスト膜４９をパターン形成した後、エツチングす
ることにより、この領域の多結晶シリコン層を残し、そ
の他の領域の第２の多結晶シリコン層４８を除去する。
これにより、エミッタ多結晶シリコン電極５０を形成す
る。
る。
この第２の多結晶シリコン層４８の除去に際して、ゲー
ト多結晶シリコン電極３９の表面及び側壁のシリコン酸
化膜４５は、ゲートギ極３９を構成するリンドープ多結
晶シリコンがエツチングされないための保護膜となる。
ト多結晶シリコン電極３９の表面及び側壁のシリコン酸
化膜４５は、ゲートギ極３９を構成するリンドープ多結
晶シリコンがエツチングされないための保護膜となる。
次に、第３図（ｆ）に示すように、ＮＰＮバイポーラト
ランジスタのエミッタ及びコレクタ電極、並びにＮチャ
ネルＭＯ３）ランジスタのソース及びドレインを包含す
る領域を開孔したイオン注入マスク材４２を設けた後、
このマスク材４２の開口部にヒ素イオンをエネルギ５０
ＫｅＶ、ドーズ量１、ＯＸＩＯ１６ｃｍ−２でイオン注
入する。次いで、イオン注入マスク材４２を除去した後
、熱処理することにより、注入イオンを活性化してＮチ
ャネルＭＯＳトランジスタのソース及びドレイン領域の
Ｎ＋拡散層４１ａ並びにＮＰＮバイポーラトランジスタ
のエミッタ領域のＮ＋拡散層５１及びコレクタ領域のＮ
＋拡散層４１ｂを得る。
ランジスタのエミッタ及びコレクタ電極、並びにＮチャ
ネルＭＯ３）ランジスタのソース及びドレインを包含す
る領域を開孔したイオン注入マスク材４２を設けた後、
このマスク材４２の開口部にヒ素イオンをエネルギ５０
ＫｅＶ、ドーズ量１、ＯＸＩＯ１６ｃｍ−２でイオン注
入する。次いで、イオン注入マスク材４２を除去した後
、熱処理することにより、注入イオンを活性化してＮチ
ャネルＭＯＳトランジスタのソース及びドレイン領域の
Ｎ＋拡散層４１ａ並びにＮＰＮバイポーラトランジスタ
のエミッタ領域のＮ＋拡散層５１及びコレクタ領域のＮ
＋拡散層４１ｂを得る。
次に、第３図（ｇ）に示すように、イオン注入マスク材
４４をパターン形成し、ボロンイオンをエネルギ３０Ｋ
ｅＶ、ドーズ量５．０Ｘ１０”Ｃ１１”でイオン注入す
ることにより、ＮＰＮバイポーラトランジスタのベース
コンタクト領域のＰ＋拡散層５２並びにＰチャネルＭＯ
Ｓトランジスタのソース及びトレイン領域のＰ＋拡散層
５３を同時に形成する。
４４をパターン形成し、ボロンイオンをエネルギ３０Ｋ
ｅＶ、ドーズ量５．０Ｘ１０”Ｃ１１”でイオン注入す
ることにより、ＮＰＮバイポーラトランジスタのベース
コンタクト領域のＰ＋拡散層５２並びにＰチャネルＭＯ
Ｓトランジスタのソース及びトレイン領域のＰ＋拡散層
５３を同時に形成する。
次いで、第３図（ｈ）に示すように、イオン注入マスク
材４４を除去した後、ＣＶＤ酸化膜の堆積、コンタクト
ホール開孔、及びアルミニウムによる配線加工を施すこ
とにより、所望のバイポーラトランジスタ及びＣＭＯＳ
トランジスタの双方を備えた半導体装置が得られる。
材４４を除去した後、ＣＶＤ酸化膜の堆積、コンタクト
ホール開孔、及びアルミニウムによる配線加工を施すこ
とにより、所望のバイポーラトランジスタ及びＣＭＯＳ
トランジスタの双方を備えた半導体装置が得られる。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体装置の製造方法に
よれば、製造コストを低減するために、バイポーラトラ
ンジスタ部分とＣＭＯ３）ランジスタ部分とをなるべく
同一工程にて形成しようとするために以下に述べるよう
な欠点がある。
よれば、製造コストを低減するために、バイポーラトラ
ンジスタ部分とＣＭＯ３）ランジスタ部分とをなるべく
同一工程にて形成しようとするために以下に述べるよう
な欠点がある。
先ず、第３図（ｇ）に示すように、アルミニウム等をイ
オン注入マスク材４４として、ＮＰＮバイポーラトラン
ジスタのベースコンタクト部分と、ＰチャネルＭＯ３）
ランジスタのソース及びドレイン領域とを、ホウ素イオ
ンの注入により同時に形成するが、この工程において、
次のような問題点が生じる。
オン注入マスク材４４として、ＮＰＮバイポーラトラン
ジスタのベースコンタクト部分と、ＰチャネルＭＯ３）
ランジスタのソース及びドレイン領域とを、ホウ素イオ
ンの注入により同時に形成するが、この工程において、
次のような問題点が生じる。
これを第４図により説明する。第４図はフォトレジスト
ｒｙＡ６１を使用し、イオン注入マスク材であるアルミ
ニウム層６２を選択的にウェットエツチングし、ＮＰＮ
バイポーラトランジスタのベースコンタクト部分（クラ
フトベース領域）となるべき部分（Ｐ＋層６５）のみを
露出させた時点の断面図である。このとき、フォトレジ
スト膜６１のパターンに対し、アルミニウム層６２のパ
ターンはウェットエツチング処理におけるサイドエツチ
ングによりパターン変換差ＡＩ（約２μｍ）を生じる。
ｒｙＡ６１を使用し、イオン注入マスク材であるアルミ
ニウム層６２を選択的にウェットエツチングし、ＮＰＮ
バイポーラトランジスタのベースコンタクト部分（クラ
フトベース領域）となるべき部分（Ｐ＋層６５）のみを
露出させた時点の断面図である。このとき、フォトレジ
スト膜６１のパターンに対し、アルミニウム層６２のパ
ターンはウェットエツチング処理におけるサイドエツチ
ングによりパターン変換差ＡＩ（約２μｍ）を生じる。
また、エミッタ多結晶シリコン層６３はＮ型に形成され
なければならないので、フォトレジスト加工の際の下層
との目合わせずれ及びアルミニウムパターン加工の際の
サイドエツチングがあっても、エミッタ多結晶シリコン
層にＰ型不純物であるホウ素が注入されないように、エ
ミッタ多結晶シリコン層６３のパターンに対し、アルミ
ニウム７１６２のパターンは余裕Ｂｌ （約２μｍ）
を必要とする。更に、エミッタ領域となるＮ＋拡散層６
８はゲート酸化膜６６を選択的にエツチングしてエミッ
タコンタクト６７を形成し、この部分をエミッタ多結晶
シリコン層６３で覆う構造となっているが、エミッタコ
ンタクト６７に対し、エミッタ多結晶シリコン層６３は
目合わせずれ等も考慮すれば余裕Ｃｔ （約１．５μ
ｍ）が必要となる。
なければならないので、フォトレジスト加工の際の下層
との目合わせずれ及びアルミニウムパターン加工の際の
サイドエツチングがあっても、エミッタ多結晶シリコン
層にＰ型不純物であるホウ素が注入されないように、エ
ミッタ多結晶シリコン層６３のパターンに対し、アルミ
ニウム７１６２のパターンは余裕Ｂｌ （約２μｍ）
を必要とする。更に、エミッタ領域となるＮ＋拡散層６
８はゲート酸化膜６６を選択的にエツチングしてエミッ
タコンタクト６７を形成し、この部分をエミッタ多結晶
シリコン層６３で覆う構造となっているが、エミッタコ
ンタクト６７に対し、エミッタ多結晶シリコン層６３は
目合わせずれ等も考慮すれば余裕Ｃｔ （約１．５μ
ｍ）が必要となる。
ＮＰＮバイポーラトランジスタのベース抵抗は、低抵抗
のＰ＋層６５とエミッタコンタクト６７との間にある高
抵抗Ｐ型ベース層６４の長さ（実質的にはＢ、＋ｃ１）
であり、マスクパターン上ではＤ！＝Ａｔ ＋Ｂｔ ＋
ｃｌ （約５．５μｍ）で決定される。
のＰ＋層６５とエミッタコンタクト６７との間にある高
抵抗Ｐ型ベース層６４の長さ（実質的にはＢ、＋ｃ１）
であり、マスクパターン上ではＤ！＝Ａｔ ＋Ｂｔ ＋
ｃｌ （約５．５μｍ）で決定される。
従って、従来技術により製造された半導体装置における
ＮＰＮバイポーラトランジスタは、上記高抵抗Ｐ型ベー
ス層６４の長さであるＢ、＋ｃ。
ＮＰＮバイポーラトランジスタは、上記高抵抗Ｐ型ベー
ス層６４の長さであるＢ、＋ｃ。
又はり、＝Ａ、＋Ｂ、＋ｃｌが極めて大きいためにベー
ス抵抗値が大きくなり、高速動作に不向きであり、且つ
、デバイス寸法が大きくなるために高集積度を達成する
ことが困難であった。
ス抵抗値が大きくなり、高速動作に不向きであり、且つ
、デバイス寸法が大きくなるために高集積度を達成する
ことが困難であった。
このような、イオン注入マスク材のパターン変換差を小
さくしてデバイスの高集積化を実現する手法として、イ
オン注入マスク材としてフォトレジスト膜をそのまま用
いることもできるが、この手法にも欠点がある。
さくしてデバイスの高集積化を実現する手法として、イ
オン注入マスク材としてフォトレジスト膜をそのまま用
いることもできるが、この手法にも欠点がある。
即ち、高ドーズＸ（約Ｉ Ｘ １０”ｃｍ−２）のイオ
ン注入を行うと、イオン注入時に発生する熱によりイオ
ン注入マスク材であるフォトレジストパターンが変形し
、且つ、フォトレジスト膜６１は一般的に導電性を有し
ないため、イオン注入時にフォトレジスト膜表面が高電
圧にチャージアップして、例えば、ＣＭＯＳ）ランジス
タ部分の薄い（約４００人）ゲート酸化膜の絶縁破壊を
引き起こし、半導体装置の製造歩留りを著しく低下させ
る。
ン注入を行うと、イオン注入時に発生する熱によりイオ
ン注入マスク材であるフォトレジストパターンが変形し
、且つ、フォトレジスト膜６１は一般的に導電性を有し
ないため、イオン注入時にフォトレジスト膜表面が高電
圧にチャージアップして、例えば、ＣＭＯＳ）ランジス
タ部分の薄い（約４００人）ゲート酸化膜の絶縁破壊を
引き起こし、半導体装置の製造歩留りを著しく低下させ
る。
加えて、従来技術には次に述べるような欠点も有する。
即ち、第３図（ｆ）に示すように、アルミニウム等をイ
オン注入マスク材としてＮＰＮバイポーラトランジスタ
のエミッタ領域部分及びＮチャネルＭＯ３）ランジスタ
のソース及びドレイン領域をヒ素イオンの注入により同
時に形成するが、この工程においても次のような問題点
を生ずる。
オン注入マスク材としてＮＰＮバイポーラトランジスタ
のエミッタ領域部分及びＮチャネルＭＯ３）ランジスタ
のソース及びドレイン領域をヒ素イオンの注入により同
時に形成するが、この工程においても次のような問題点
を生ずる。
これを第５図により説明する。第５図は、フォトレジス
ト膜７１を使用し、イオン注入マスク材であるアルミニ
ウム層７２を選択的にウェットエツチングし、ＮＰＮバ
イポーラトランジスタのエミッタ領域となるべき部分の
みを露出させた時点の断面図である。
ト膜７１を使用し、イオン注入マスク材であるアルミニ
ウム層７２を選択的にウェットエツチングし、ＮＰＮバ
イポーラトランジスタのエミッタ領域となるべき部分の
みを露出させた時点の断面図である。
このとき、アルミニウム層７２のパターンは、ウェット
エツチング時のサイドエツチングにより、フォトレジス
ト膜７１のパターンに対し、パターン変換差Ｃ２（約２
μｍ）を生じる。また、エミッタ多結晶シリコンｌｌ７
３の下のシリコン酸化膜７６は、製造工程削減のために
ＣＭＯＳ）ランジスタ部分のゲート酸化工程にて同時に
形成されるので、その厚さｄは約４００人と薄くなって
いる。
エツチング時のサイドエツチングにより、フォトレジス
ト膜７１のパターンに対し、パターン変換差Ｃ２（約２
μｍ）を生じる。また、エミッタ多結晶シリコンｌｌ７
３の下のシリコン酸化膜７６は、製造工程削減のために
ＣＭＯＳ）ランジスタ部分のゲート酸化工程にて同時に
形成されるので、その厚さｄは約４００人と薄くなって
いる。
従って、シリコン酸化膜７６のみでは高ドーズ量のヒ素
イオンがシリコン基板の表面にまで貫通し、不要なＰＮ
接合を形成する虞れがある。このため、必ずエミッタ多
結晶シリコン層７３とアルミニウム層７２とが重なり合
う部分Ｃ３（約１μｍ）を必要とする。このため、エミ
ッタコンタクト７７に対し、エミッタ多結晶シリコン層
７３は重ね合わせ余裕Ｃ２＋Ｃ３（約３μｍ）だけ重な
り合うことになり、前述した高抵抗Ｐ型ベース層７４の
長さは、マスクパターン上ではＤ２＝Ａ１＋１゜十０２
＋Ｃ３（約７μｍ）となり、Ｄ、に比シテ更に大きくな
り、ベース抵抗値の増大と集積度の低下を引き起こす。
イオンがシリコン基板の表面にまで貫通し、不要なＰＮ
接合を形成する虞れがある。このため、必ずエミッタ多
結晶シリコン層７３とアルミニウム層７２とが重なり合
う部分Ｃ３（約１μｍ）を必要とする。このため、エミ
ッタコンタクト７７に対し、エミッタ多結晶シリコン層
７３は重ね合わせ余裕Ｃ２＋Ｃ３（約３μｍ）だけ重な
り合うことになり、前述した高抵抗Ｐ型ベース層７４の
長さは、マスクパターン上ではＤ２＝Ａ１＋１゜十０２
＋Ｃ３（約７μｍ）となり、Ｄ、に比シテ更に大きくな
り、ベース抵抗値の増大と集積度の低下を引き起こす。
本発明はかかる問題点に鑑みてなされたものであって、
簡単な工程でＣＭＯＳトランジスタ部分、におけるゲー
ト酸化膜の絶縁破壊を防止することができ、製造歩留り
が向上すると共にバイポーラトランジスタ部分のベース
抵抗を大幅に低減でき、高速度で高集積度のバイポーラ
トランジスタを得ることができる半導体装置の製造方法
を提供することを目的とする。
簡単な工程でＣＭＯＳトランジスタ部分、におけるゲー
ト酸化膜の絶縁破壊を防止することができ、製造歩留り
が向上すると共にバイポーラトランジスタ部分のベース
抵抗を大幅に低減でき、高速度で高集積度のバイポーラ
トランジスタを得ることができる半導体装置の製造方法
を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体装置の製造方法は、−導電型の半導
体基板上にバイポーラトランジスタ及び相補型ＭＯＳト
ランジスタを形成する半導体装置の製造方法において、
前記バイポーラトランジスタの形成予定領域に第１の不
純物層を形成すると共に少なくとも前記相補型ＭＯＳト
ランジスタの形成予定領域に第１の絶縁膜を形成した後
前記相補型ＭＯ３）ランジスタのゲート電極を形成する
工程と、第１の金属層を選択的に形成し前記第１の絶縁
膜を選択的に除去した後に前記第１の金属層をマスク材
としてイオン注入することにより前記半導体基板内に第
２の不純物層を形成する工程と、前記第１の金属層を除
去した後前記半導体基板の表面に第２の絶縁膜を形成す
る工程と、第２の金属層を選択的に形成しこの第２の金
属層をマスク材として少なくとも前記第２の絶縁膜を貫
通させてイオン注入を行うことにより前記半導体基板内
に第３の不純物層を形成する工程と、を有することを特
徴とする。
体基板上にバイポーラトランジスタ及び相補型ＭＯＳト
ランジスタを形成する半導体装置の製造方法において、
前記バイポーラトランジスタの形成予定領域に第１の不
純物層を形成すると共に少なくとも前記相補型ＭＯＳト
ランジスタの形成予定領域に第１の絶縁膜を形成した後
前記相補型ＭＯ３）ランジスタのゲート電極を形成する
工程と、第１の金属層を選択的に形成し前記第１の絶縁
膜を選択的に除去した後に前記第１の金属層をマスク材
としてイオン注入することにより前記半導体基板内に第
２の不純物層を形成する工程と、前記第１の金属層を除
去した後前記半導体基板の表面に第２の絶縁膜を形成す
る工程と、第２の金属層を選択的に形成しこの第２の金
属層をマスク材として少なくとも前記第２の絶縁膜を貫
通させてイオン注入を行うことにより前記半導体基板内
に第３の不純物層を形成する工程と、を有することを特
徴とする。
［作用］
本発明においては、バイポーラトランジスタのグラフト
ベース領域及びエミッタ領域並びにＣＭＯＳトランジス
タのソース領域及びトレイン、領域となる第２の不純物
層及び第３の不純物層を形成するに際し、夫々マスク材
として第１及び第２の金属層を用いているため、イオン
注入時における基板表面のチャージアップが防止され、
ＣＭＯＳトランジスタ部分のゲート絶縁膜の絶縁破壊が
防止される。更に、マスク材としての金属層を異方性エ
ツチングによりパターニングすることにより、バイポー
ラトランジスタ部分のベース抵抗が低減される。
ベース領域及びエミッタ領域並びにＣＭＯＳトランジス
タのソース領域及びトレイン、領域となる第２の不純物
層及び第３の不純物層を形成するに際し、夫々マスク材
として第１及び第２の金属層を用いているため、イオン
注入時における基板表面のチャージアップが防止され、
ＣＭＯＳトランジスタ部分のゲート絶縁膜の絶縁破壊が
防止される。更に、マスク材としての金属層を異方性エ
ツチングによりパターニングすることにより、バイポー
ラトランジスタ部分のベース抵抗が低減される。
［実施例］
以下、本発明の実施例について添付の図面を参照して具
体的に説明する。
体的に説明する。
第１図（ａ）乃至（ｈ）は本発明の実施例方法を工程順
に示す断面図である。第１図（ａ）においては、ＮＰＮ
）ランジスタを形成すべき領域に、Ｎ＋埋込層１とその
上にＮウェル領域２とが形成されている。また、Ｎチャ
ネルＭＯＳトランジスタを形成すべき領域に、Ｐ＋埋込
層３及びその上にＰウェル領域４が形成されていると共
に、ＰチャネルＭＯ３）ランジスタを形成すべき領域に
、Ｎ＋埋込層５及びその上にＮウェル領域６が形成され
ている。更に、通常の選択酸化工程により素子分離がな
された後、ゲート酸化膜７及びフィールド酸化膜８が形
成されており、リンドープした多結晶シリコン膜を形成
した後パターニングすることにより、Ｎチャネル及びＰ
チャネルのＭＯＳトランジスタ用の多結晶シリコンゲー
ト電極９が形成されている。この構造体は、従来と同様
の方法により製造される。
に示す断面図である。第１図（ａ）においては、ＮＰＮ
）ランジスタを形成すべき領域に、Ｎ＋埋込層１とその
上にＮウェル領域２とが形成されている。また、Ｎチャ
ネルＭＯＳトランジスタを形成すべき領域に、Ｐ＋埋込
層３及びその上にＰウェル領域４が形成されていると共
に、ＰチャネルＭＯ３）ランジスタを形成すべき領域に
、Ｎ＋埋込層５及びその上にＮウェル領域６が形成され
ている。更に、通常の選択酸化工程により素子分離がな
された後、ゲート酸化膜７及びフィールド酸化膜８が形
成されており、リンドープした多結晶シリコン膜を形成
した後パターニングすることにより、Ｎチャネル及びＰ
チャネルのＭＯＳトランジスタ用の多結晶シリコンゲー
ト電極９が形成されている。この構造体は、従来と同様
の方法により製造される。
次に、第１図（ｂ）に示すように、多結晶シリコンゲー
ト電極９を酸素ガス雰囲気下で９００℃に６０分間加熱
して酸化させ、多結晶シリコンゲート電極９の表面及び
側面にシリコン酸化膜１５を約５００人成長させる。
ト電極９を酸素ガス雰囲気下で９００℃に６０分間加熱
して酸化させ、多結晶シリコンゲート電極９の表面及び
側面にシリコン酸化膜１５を約５００人成長させる。
次いで、フォトレジスト膜１６をマスクにして、ＮＰＮ
バイポーラトランジスタのベースとなるべき部分に、ホ
ウ素イオンをエネルギ３０ＫｅＶ、ドーズ量５．０ＸＩ
Ｏ１３Ｃ１１−２の条件で選択的にイオン注入し、Ｐ型
ベース層１０を形成する。
バイポーラトランジスタのベースとなるべき部分に、ホ
ウ素イオンをエネルギ３０ＫｅＶ、ドーズ量５．０ＸＩ
Ｏ１３Ｃ１１−２の条件で選択的にイオン注入し、Ｐ型
ベース層１０を形成する。
次に、第１図（ｃ）に示すように、ＣＶＤ法によりシリ
コン酸化膜１８を約１０００人の厚さで堆積した後、ス
パッタリング法によりアルミニウム層１９を約１．０μ
ｍの厚さで堆積する。
コン酸化膜１８を約１０００人の厚さで堆積した後、ス
パッタリング法によりアルミニウム層１９を約１．０μ
ｍの厚さで堆積する。
次に、第１図（ｄ）に示すように、フォトレジスト膜１
７を全面に形成した後、ＮＰＮバイポーラトランジスタ
のエミッタ領域及びコレクタ電極、並びにＮチャネルＭ
ＯＳトランジスタのソース領域及びドレイン領域に対応
する領域を通常のフォトレジスト法により開孔し、この
フォトレジスト膜１７を利用してアルミニウム層１９を
エツチングガスｃｃｉ４の下でＲＩＥ （反応性イオン
エツチング〉により異方性エツチングする。続いて、シ
リコン酸化膜１８をエツチングガス（ＣＦ４＋８２ ）
の下で同様にＲＩＥにより異方性エツチングする。この
場合に、ＮチャネルＭＯＳトランジスタの多結晶シリコ
ンゲート電極９の側面には、厚さ約１０００人の側壁酸
化膜１８ａが形成される。
７を全面に形成した後、ＮＰＮバイポーラトランジスタ
のエミッタ領域及びコレクタ電極、並びにＮチャネルＭ
ＯＳトランジスタのソース領域及びドレイン領域に対応
する領域を通常のフォトレジスト法により開孔し、この
フォトレジスト膜１７を利用してアルミニウム層１９を
エツチングガスｃｃｉ４の下でＲＩＥ （反応性イオン
エツチング〉により異方性エツチングする。続いて、シ
リコン酸化膜１８をエツチングガス（ＣＦ４＋８２ ）
の下で同様にＲＩＥにより異方性エツチングする。この
場合に、ＮチャネルＭＯＳトランジスタの多結晶シリコ
ンゲート電極９の側面には、厚さ約１０００人の側壁酸
化膜１８ａが形成される。
次に、第１図（ｅ）に示すように、フォトレジスト膜１
７を除去した後、ヒ素イオンをエネルギ７０ＫｅＶ、ド
ーズ量５．０Ｘ１０”ｃｍ−２の条件でイオン注入して
Ｎ＋拡散層１１を形成するにの場合に、イオン注入マス
ク材として金属であるアルミニウム層１９を使用してい
るなめに、イオン注入時におけるシリコン基板表面のチ
ャージアップを防止し、ＣＭＯＳトランジスタ部分のゲ
ート酸化膜７の絶縁破壊を防止することができると共に
、バイポーラトランジスタのエミッタ領域をパターニン
グする際の余分な工程を付加することなく微細なエミッ
タ及びコレクタ並びにＮチャネルＭＯＳトランジスタの
ソース及びドレインの各領域となるＮ＋拡散層１１を同
時に形成することができる。
７を除去した後、ヒ素イオンをエネルギ７０ＫｅＶ、ド
ーズ量５．０Ｘ１０”ｃｍ−２の条件でイオン注入して
Ｎ＋拡散層１１を形成するにの場合に、イオン注入マス
ク材として金属であるアルミニウム層１９を使用してい
るなめに、イオン注入時におけるシリコン基板表面のチ
ャージアップを防止し、ＣＭＯＳトランジスタ部分のゲ
ート酸化膜７の絶縁破壊を防止することができると共に
、バイポーラトランジスタのエミッタ領域をパターニン
グする際の余分な工程を付加することなく微細なエミッ
タ及びコレクタ並びにＮチャネルＭＯＳトランジスタの
ソース及びドレインの各領域となるＮ＋拡散層１１を同
時に形成することができる。
次に、第１図（ｆ）に示すように、イオン注入マスク材
であるアルミニウム層１９を温度６０’Ｃのリン酸液に
よりウェットエツチングして取り去り−、その後、ヒ素
イオンにより形成されたＮ＋拡散Ｎ４１１の活性化のた
めの熱処理を施す。続いて、このイオン注入されたヒ素
が後工程の高温処理中に雰囲気中に拡散する（アウトデ
イフュージョン〉ことを防ぐため、先ず例えば、０２雰
囲気中で９００℃に約１０分間加熱して酸化を行い、Ｎ
＋拡散層１１の表面に厚さが約１００人のシリコン酸化
膜７ａを形成する。その後、Ｎ２雰囲気中で１０００℃
に約１０分間加熱して熱処理を施し、Ｎ＋拡散層１１の
接合深さを約０．３μｍとする。
であるアルミニウム層１９を温度６０’Ｃのリン酸液に
よりウェットエツチングして取り去り−、その後、ヒ素
イオンにより形成されたＮ＋拡散Ｎ４１１の活性化のた
めの熱処理を施す。続いて、このイオン注入されたヒ素
が後工程の高温処理中に雰囲気中に拡散する（アウトデ
イフュージョン〉ことを防ぐため、先ず例えば、０２雰
囲気中で９００℃に約１０分間加熱して酸化を行い、Ｎ
＋拡散層１１の表面に厚さが約１００人のシリコン酸化
膜７ａを形成する。その後、Ｎ２雰囲気中で１０００℃
に約１０分間加熱して熱処理を施し、Ｎ＋拡散層１１の
接合深さを約０．３μｍとする。
これによりＮチャネルＭＯＳトランジスタの多結晶シリ
コンゲート電極９の側壁酸化膜１８ａの厚さ約０．１μ
ｍに比してＮ＋拡散層１１の接合深さは十分大きく、Ｎ
チャネルＭＯＳトランジスタがオフセットゲート構造と
なることはない。
コンゲート電極９の側壁酸化膜１８ａの厚さ約０．１μ
ｍに比してＮ＋拡散層１１の接合深さは十分大きく、Ｎ
チャネルＭＯＳトランジスタがオフセットゲート構造と
なることはない。
次に、第１図（ｇ）に示すように、スパッタリング法に
よりアルミニウム層を約１．０μｍの、厚さに堆積した
後、通常のフォトレジスト法により、バイポーラトラン
ジスタのグラフトベース領域並びにＰチャネルＭＯ３）
ランジスタのソース及びトレイン領域上の部分が開孔し
たフォトレジスト膜を配置し、前記アルミニウム層をエ
ツチングガスＣＣｐ、の下でＲＩＥにより異方性エツチ
ングして所定パターンのアルミニウム層２０を形成する
。
よりアルミニウム層を約１．０μｍの、厚さに堆積した
後、通常のフォトレジスト法により、バイポーラトラン
ジスタのグラフトベース領域並びにＰチャネルＭＯ３）
ランジスタのソース及びトレイン領域上の部分が開孔し
たフォトレジスト膜を配置し、前記アルミニウム層をエ
ツチングガスＣＣｐ、の下でＲＩＥにより異方性エツチ
ングして所定パターンのアルミニウム層２０を形成する
。
次いで、前記フォトレジスト膜を除去した後、アルミニ
ウムＪＩ２０をマスクにしてホウ素イオンをエネルギ７
０にｅＶ 、ドーズ量５．０Ｘ１０１’ｅｌｌ−２の条
件でイオン注入し、Ｐ＋拡散層１２を形成する。この場
合に、前述のヒ素イオン注入時と同様に、この工程にお
いても、イオン注入マスク材として金属であるアルミニ
ウム層を使用しているために、イオン注入時におけるシ
リコン基板表面のチャージアップを防止し、ＣＭＯ３）
ランジスタ部分のゲート酸化膜７の絶縁破壊を防ぐこと
がでる。また、バイポーラトランジスタのグラフトベー
ス領域をエミッタ領域に対して十分に近接して（目合わ
せずれ等を考慮して約１，５μｍ）形成するので、バイ
ポーラトランジスタのベース抵抗を著しく低減すること
ができる。また、ホウ素イオンは第１図（Ｃ）に示す工
程で堆積したシリコン酸化膜１８（厚さが約１０００人
）を貫通してシリコン基板の表面に注入される。このた
め、従来問題とされていたホウ素イオン注入による浅接
合形成の困難性も同時に解決され、十分に浅い接合（約
０．３μｍ）が得られるので、ＰチャネルＭＯＳトラン
ジスタのショートチャネル化に対しても有効である。い
うまでもなく、ＰチャネルＭＯＳ）ランジスタのゲート
多結晶シリコン電極９の１８ａの厚さ約０．１μｍに対
して接合の深さは十分に深く、オフセットゲーＩ−構造
となることはない。
ウムＪＩ２０をマスクにしてホウ素イオンをエネルギ７
０にｅＶ 、ドーズ量５．０Ｘ１０１’ｅｌｌ−２の条
件でイオン注入し、Ｐ＋拡散層１２を形成する。この場
合に、前述のヒ素イオン注入時と同様に、この工程にお
いても、イオン注入マスク材として金属であるアルミニ
ウム層を使用しているために、イオン注入時におけるシ
リコン基板表面のチャージアップを防止し、ＣＭＯ３）
ランジスタ部分のゲート酸化膜７の絶縁破壊を防ぐこと
がでる。また、バイポーラトランジスタのグラフトベー
ス領域をエミッタ領域に対して十分に近接して（目合わ
せずれ等を考慮して約１，５μｍ）形成するので、バイ
ポーラトランジスタのベース抵抗を著しく低減すること
ができる。また、ホウ素イオンは第１図（Ｃ）に示す工
程で堆積したシリコン酸化膜１８（厚さが約１０００人
）を貫通してシリコン基板の表面に注入される。このた
め、従来問題とされていたホウ素イオン注入による浅接
合形成の困難性も同時に解決され、十分に浅い接合（約
０．３μｍ）が得られるので、ＰチャネルＭＯＳトラン
ジスタのショートチャネル化に対しても有効である。い
うまでもなく、ＰチャネルＭＯＳ）ランジスタのゲート
多結晶シリコン電極９の１８ａの厚さ約０．１μｍに対
して接合の深さは十分に深く、オフセットゲーＩ−構造
となることはない。
以後、第１図（ｈ）に示すようにアルミニウム層２０を
除去した後、ＣＶＤ酸化膜又はＰＳ（Ｊｌの堆積、リフ
ロー熱処理及びＰ＋拡散層１２の活性化、コンタクトホ
ールの開孔、並びにアルミニウムによる配線加工を施し
て、所望の半導体装置を製造する。
除去した後、ＣＶＤ酸化膜又はＰＳ（Ｊｌの堆積、リフ
ロー熱処理及びＰ＋拡散層１２の活性化、コンタクトホ
ールの開孔、並びにアルミニウムによる配線加工を施し
て、所望の半導体装置を製造する。
以上説明したように上記製造方法によれば、Ｎ＋拡散層
１１及びＰ＋拡散層１２を形成する際、イオン注入マス
ク材としてアルミニウム等の金属層を使用しているので
、高ドーズ量のイオン注入時に生じるチャージアップに
よりＣＭＯＳトランジスタ部分におけるゲート酸化膜が
絶縁破壊することを防止することができる。
１１及びＰ＋拡散層１２を形成する際、イオン注入マス
ク材としてアルミニウム等の金属層を使用しているので
、高ドーズ量のイオン注入時に生じるチャージアップに
よりＣＭＯＳトランジスタ部分におけるゲート酸化膜が
絶縁破壊することを防止することができる。
また、イオン注入マスク材として用いるアルミニウム等
の金属層をパターニングする際に異方性ドライエツチン
グを使用しているので、バイポーラトランジスタのベー
ス抵抗を大幅に低減できる。
の金属層をパターニングする際に異方性ドライエツチン
グを使用しているので、バイポーラトランジスタのベー
ス抵抗を大幅に低減できる。
これを、第２図により説明する０図中、２１はフォトレ
ジスト膜、２２はアルミニウム層、２３はＣＶＤ酸化膜
、２４はＰ型ベース層、２５はグラフトベース領域、２
６はシリコン酸化膜、２７はＮ＋拡散層を夫々示す０本
実施例においては、グラフトベース領域２５とエミッタ
領域（Ｎ＋拡散層２７）との間の距離Ｄ２は、目合わせ
ずれ分く約１．５μｍ）のみを考慮すればよいので、従
来技術におけるグラフトベース領域とエミッタ領域との
間の距離（約７μｍ）に比して大幅に縮小できる。
ジスト膜、２２はアルミニウム層、２３はＣＶＤ酸化膜
、２４はＰ型ベース層、２５はグラフトベース領域、２
６はシリコン酸化膜、２７はＮ＋拡散層を夫々示す０本
実施例においては、グラフトベース領域２５とエミッタ
領域（Ｎ＋拡散層２７）との間の距離Ｄ２は、目合わせ
ずれ分く約１．５μｍ）のみを考慮すればよいので、従
来技術におけるグラフトベース領域とエミッタ領域との
間の距離（約７μｍ）に比して大幅に縮小できる。
これにより、バイポーラトランジスタのベース抵抗を大
幅に低減し、高速度及び高集積度のバイポーラトランジ
スタを製造することがきる。しかも、従来技術に比して
エミッタコンタクトの形成工程［第３図（ｃ）］と、エ
ミッタ多多結晶シリコンミの形成工程［第３図（ｅ）］
との２つのフォトレジスト工程も削減することができ、
製造工程の簡略化が可能である。
幅に低減し、高速度及び高集積度のバイポーラトランジ
スタを製造することがきる。しかも、従来技術に比して
エミッタコンタクトの形成工程［第３図（ｃ）］と、エ
ミッタ多多結晶シリコンミの形成工程［第３図（ｅ）］
との２つのフォトレジスト工程も削減することができ、
製造工程の簡略化が可能である。
なお、上述した各工程における膜厚及びドーズ量等は一
例であってこれに限定するものではないことは勿論であ
る。
例であってこれに限定するものではないことは勿論であ
る。
［発明の効果］
以上のように本発明によれば、バイポーラトランジスタ
とＣＭＯＳトランジスタとを備えた半導体装置を製造す
るに際し、バイポーラトランジスタのグラフトベース領
域及びエミッタ領域並びに０ＭＯ８）ランジスタのソー
ス及びトレイン領域を形成するときに、イオン注入マス
ク材として金属層を使用するようにしたので、ＣＭＯＳ
）ランジスタ部分におけるゲート絶縁膜の絶縁破壊を防
止することができると共に、前記金属層を異方性エツチ
ングによりパターニングすることにより、バイポーラト
ランジスタ部分のベース抵抗を大幅に低減することがで
きるので、グラフトベース領域とエミッタ領域との間の
距離を大幅に縮小でき、従って、従来方法に比して簡略
した工程で高速度且つ高集積度の半導体装置を得ること
ができる。
とＣＭＯＳトランジスタとを備えた半導体装置を製造す
るに際し、バイポーラトランジスタのグラフトベース領
域及びエミッタ領域並びに０ＭＯ８）ランジスタのソー
ス及びトレイン領域を形成するときに、イオン注入マス
ク材として金属層を使用するようにしたので、ＣＭＯＳ
）ランジスタ部分におけるゲート絶縁膜の絶縁破壊を防
止することができると共に、前記金属層を異方性エツチ
ングによりパターニングすることにより、バイポーラト
ランジスタ部分のベース抵抗を大幅に低減することがで
きるので、グラフトベース領域とエミッタ領域との間の
距離を大幅に縮小でき、従って、従来方法に比して簡略
した工程で高速度且つ高集積度の半導体装置を得ること
ができる。
第１図（ａ）乃至（ｈ）は本発明の実施例に係る半導体
装置の製造方法を工程順に示す断面図、第２図は第１図
の工程により作成したＮＰＮバイポーラトランジスタの
ペースエミッタ領域部分の構造を示す断面図、第３図（
ａ）乃至（ｈ）は従来の半導体装置の製造方法を工程順
に示す断面図、第４図及び第５図は夫々従来方法により
製造した半導体装置のＮＰＮバイポーラトランジスタの
ペースエミッタ領域部分の構造を示す断面図である。
装置の製造方法を工程順に示す断面図、第２図は第１図
の工程により作成したＮＰＮバイポーラトランジスタの
ペースエミッタ領域部分の構造を示す断面図、第３図（
ａ）乃至（ｈ）は従来の半導体装置の製造方法を工程順
に示す断面図、第４図及び第５図は夫々従来方法により
製造した半導体装置のＮＰＮバイポーラトランジスタの
ペースエミッタ領域部分の構造を示す断面図である。
Claims (1)
- （１）一導電型の半導体基板上にバイポーラトランジス
タ及び相補型ＭＯＳトランジスタを形成する半導体装置
の製造方法において、前記バイポーラトランジスタの形
成予定領域に第１の不純物層を形成すると共に少なくと
も前記相補型ＭＯＳトランジスタの形成予定領域に第１
の絶縁膜を形成した後前記相補型ＭＯＳトランジスタの
ゲート電極を形成する工程と、第１の金属層を選択的に
形成し前記第１の絶縁膜を選択的に除去した後に前記第
１の金属層をマスク材としてイオン注入することにより
前記半導体基板内に第２の不純物層を形成する工程と、
前記第１の金属層を除去した後前記半導体基板の表面に
第２の絶縁膜を形成する工程と、第２の金属層を選択的
に形成しこの第２の金属層をマスク材として少なくとも
前記第２の絶縁膜を貫通させてイオン注入を行うことに
より前記半導体基板内に第３の不純物層を形成する工程
と、を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4555388A JPH01220469A (ja) | 1988-02-28 | 1988-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4555388A JPH01220469A (ja) | 1988-02-28 | 1988-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220469A true JPH01220469A (ja) | 1989-09-04 |
Family
ID=12722553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4555388A Pending JPH01220469A (ja) | 1988-02-28 | 1988-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511149A (ja) * | 2004-08-24 | 2008-04-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置及びその製造方法 |
-
1988
- 1988-02-28 JP JP4555388A patent/JPH01220469A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511149A (ja) * | 2004-08-24 | 2008-04-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置及びその製造方法 |
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