JPH04216651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04216651A JPH04216651A JP40254690A JP40254690A JPH04216651A JP H04216651 A JPH04216651 A JP H04216651A JP 40254690 A JP40254690 A JP 40254690A JP 40254690 A JP40254690 A JP 40254690A JP H04216651 A JPH04216651 A JP H04216651A
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- oxide film
- diffusion layer
- buried diffusion
- apertures
- mask
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- Withdrawn
Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に埋没拡散層形成方法に関する。近年、半導体
装置の微細化に伴い、セルフアライン方式による製造工
程の短縮、位置合わせずれの防止が要求されている。こ
のような要求に答えるため、セルフアラインコンタクト
ホール形成が行われているが半導体装置の精密な微細加
工を行うにはファーストマスクの埋没拡散層（Ｇ）と素
子分離（アイソレーション）の基本形状であるフィール
ド酸化層（ＭＯＳ ＦＬ ， Ｂｉｐ Ｓ Ｇ ） か
らセルフアラインを行い、位置ずれを防止する必要があ
る。
係り、特に埋没拡散層形成方法に関する。近年、半導体
装置の微細化に伴い、セルフアライン方式による製造工
程の短縮、位置合わせずれの防止が要求されている。こ
のような要求に答えるため、セルフアラインコンタクト
ホール形成が行われているが半導体装置の精密な微細加
工を行うにはファーストマスクの埋没拡散層（Ｇ）と素
子分離（アイソレーション）の基本形状であるフィール
ド酸化層（ＭＯＳ ＦＬ ， Ｂｉｐ Ｓ Ｇ ） か
らセルフアラインを行い、位置ずれを防止する必要があ
る。
【０００２】
【従来の技術】半導体装置の従来の埋没拡散層を形成す
る方法を図３（ａ）〜（ｅ）に示す。まず図３（ａ）に
示すようにシリコン基板（Ｓｉ ウェハ）１上に熱酸化
により熱酸化膜（ＳｉＯ２膜）２を成長する。次に図３
（ｂ）に示すように上記熱酸化膜２上にレジスト３を塗
布し、該レジスト３を埋没拡散層パターニングしてＧマ
スクを形成する。次にこのＧマスクをマスクとしてＳｉ
Ｏ２膜２をエッチング除去し、次にＳｉＯ２膜２上のレ
ジスト３を除去する。次にＳｉ ウェハ１表面にｎ型イ
オン注入（Ｉ，Ｉ）を行いアニール後ｎ型埋没領域４を
形成する。
る方法を図３（ａ）〜（ｅ）に示す。まず図３（ａ）に
示すようにシリコン基板（Ｓｉ ウェハ）１上に熱酸化
により熱酸化膜（ＳｉＯ２膜）２を成長する。次に図３
（ｂ）に示すように上記熱酸化膜２上にレジスト３を塗
布し、該レジスト３を埋没拡散層パターニングしてＧマ
スクを形成する。次にこのＧマスクをマスクとしてＳｉ
Ｏ２膜２をエッチング除去し、次にＳｉＯ２膜２上のレ
ジスト３を除去する。次にＳｉ ウェハ１表面にｎ型イ
オン注入（Ｉ，Ｉ）を行いアニール後ｎ型埋没領域４を
形成する。
【０００３】次に図３（Ｃ）に示すようにＳｉＯ２膜２
を除去した後エピタキシャルＳｉ を成長させエピタキ
シャルＳｉ 層５を形成し、上記と同様にＩ，Ｉを行い
アニールし埋没拡散層６を形成し、次に図３（ｄ）、図
３（ｅ）に順次示すようにＳｉＮ マスク７を形成しフ
ィールド酸化膜８を形成していた。
を除去した後エピタキシャルＳｉ を成長させエピタキ
シャルＳｉ 層５を形成し、上記と同様にＩ，Ｉを行い
アニールし埋没拡散層６を形成し、次に図３（ｄ）、図
３（ｅ）に順次示すようにＳｉＮ マスク７を形成しフ
ィールド酸化膜８を形成していた。
【０００４】
【発明が解決しようとする課題】従って、上記従来の製
造工程では埋没拡散層（Ｇ）６とフィールド酸化膜８形
成（ＳＧ ） の２枚のマスク（レチクル）を必要とし
、最終的に半導体装置上には残らないＳｉＮ のエッチ
ングを必要としていた。本発明は埋没拡散層とフィール
ド酸化部形成加工を能率的にかつ精度よく行うことがで
きる半導体装置の製造方法を提供することを目的とする
。
造工程では埋没拡散層（Ｇ）６とフィールド酸化膜８形
成（ＳＧ ） の２枚のマスク（レチクル）を必要とし
、最終的に半導体装置上には残らないＳｉＮ のエッチ
ングを必要としていた。本発明は埋没拡散層とフィール
ド酸化部形成加工を能率的にかつ精度よく行うことがで
きる半導体装置の製造方法を提供することを目的とする
。
【０００５】
【課題を解決するための手段】上記課題は本発明によれ
ば半導体基板上に酸化膜を選択的に形成する工程と、前
記酸化膜をマスクとして前記半導体基板表面に不純物を
導入し、熱処理を施すことによって埋没拡散層を形成す
る工程と、前記埋没拡散層上に半導体層をエピタキシャ
ル成長させる工程、とを含むことを特徴とする半導体装
置の製造方法によって解決される。
ば半導体基板上に酸化膜を選択的に形成する工程と、前
記酸化膜をマスクとして前記半導体基板表面に不純物を
導入し、熱処理を施すことによって埋没拡散層を形成す
る工程と、前記埋没拡散層上に半導体層をエピタキシャ
ル成長させる工程、とを含むことを特徴とする半導体装
置の製造方法によって解決される。
【０００６】半導体基板としてはシリコン基板が好まし
く用いられ、酸化膜は熱酸化膜として厚さが４０００〜
８０００ÅのＳｉＯ２膜が好ましく用いられる。埋没拡
散層上に形成されるエピタキシャル成長層は単結晶シリ
コン層が好ましく用いられる。
く用いられ、酸化膜は熱酸化膜として厚さが４０００〜
８０００ÅのＳｉＯ２膜が好ましく用いられる。埋没拡
散層上に形成されるエピタキシャル成長層は単結晶シリ
コン層が好ましく用いられる。
【０００７】
【作用】本発明では半導体基板上に選択的に形成した酸
化膜が埋没拡散層形成のための不純物導入用のマスクと
素子分離（フィールド酸化膜）の役割を同時に果たすよ
うに製造できるので製造工程の効率化がはかれる。
化膜が埋没拡散層形成のための不純物導入用のマスクと
素子分離（フィールド酸化膜）の役割を同時に果たすよ
うに製造できるので製造工程の効率化がはかれる。
【０００８】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。図１（ａ）， （ｂ）， （ｃ）は本発明の一実施
例を説明するための工程断面図である。まず図１（ａ）
に示すように厚さ約 ５００ｎｍのシリコン（Ｓｉ）ウ
ェハを熱酸化し約６０００Åの厚さの熱酸化膜を形成す
る。
る。図１（ａ）， （ｂ）， （ｃ）は本発明の一実施
例を説明するための工程断面図である。まず図１（ａ）
に示すように厚さ約 ５００ｎｍのシリコン（Ｓｉ）ウ
ェハを熱酸化し約６０００Åの厚さの熱酸化膜を形成す
る。
【０００９】次に図１（ｂ）に示すようＳｉ 有効領域
、例えば幅Ｗ１，Ｗ２がそれぞれ１μｍとなるように熱
酸化膜２をリソグラフィー技術でエッチング除去して開
口１０， １１を形成する。その後、開口１０， １１
からＡｓ を約１〜５×１０１５ｃｍ−２約８０ＫｅＶ
でイオン注入し約１１００〜１２５０℃でアニールし深
さ約１〜３μｍのｎ＋ 埋没拡散層４を形成した。その
後シリコンウェハ１表面を洗浄するためウェット後処理
を施した。
、例えば幅Ｗ１，Ｗ２がそれぞれ１μｍとなるように熱
酸化膜２をリソグラフィー技術でエッチング除去して開
口１０， １１を形成する。その後、開口１０， １１
からＡｓ を約１〜５×１０１５ｃｍ−２約８０ＫｅＶ
でイオン注入し約１１００〜１２５０℃でアニールし深
さ約１〜３μｍのｎ＋ 埋没拡散層４を形成した。その
後シリコンウェハ１表面を洗浄するためウェット後処理
を施した。
【００１０】次に通常のエピタキシャル成長により開口
１０， １１部にエピタキシャルシリコン（Ｓｉ）層１
２を形成する。本実施例では選択的にパターニングされ
た熱酸化膜２が埋没拡散層を形成するためのマスクと素
子分離の双方に高精度に用いられている。図２は本発明
の方法によって得られたバイポーラ（Ｂｉｐ型）トラン
ジスタのバルク構造（Ｕ−ＦｏＸ） 一実施例断面図を
示す。図２において図１で示したものと同一のものは同
一の記号で示してある。 他の構成要素である、１５は素子分離用Ｕ溝、１６はコ
レクターコンタクト、１７はＣＶＤ ＳｉＯ２膜、１８
はＡｌ 配線、１９はｐｏｌｙ Ｓｉ 、２０はエミッ
ター拡散領域、２１はベース拡散領域である。
１０， １１部にエピタキシャルシリコン（Ｓｉ）層１
２を形成する。本実施例では選択的にパターニングされ
た熱酸化膜２が埋没拡散層を形成するためのマスクと素
子分離の双方に高精度に用いられている。図２は本発明
の方法によって得られたバイポーラ（Ｂｉｐ型）トラン
ジスタのバルク構造（Ｕ−ＦｏＸ） 一実施例断面図を
示す。図２において図１で示したものと同一のものは同
一の記号で示してある。 他の構成要素である、１５は素子分離用Ｕ溝、１６はコ
レクターコンタクト、１７はＣＶＤ ＳｉＯ２膜、１８
はＡｌ 配線、１９はｐｏｌｙ Ｓｉ 、２０はエミッ
ター拡散領域、２１はベース拡散領域である。
【００１１】図に示すように本実施例では従来より埋没
拡散層が浅くできるため従来のＵ−ＦｏＸ よりもＵ溝
を浅くすることができる。
拡散層が浅くできるため従来のＵ−ＦｏＸ よりもＵ溝
を浅くすることができる。
【００１２】
【発明の効果】以上説明した様に、本発明によれば、埋
没拡散層とフィールド酸化膜を１回のフォト・リソグラ
フィー技術でしかもバーズビークを形成せずに形成する
ことができ、工程短縮となる効果を奏し、係る半導体装
置の生産性向上に寄与する。
没拡散層とフィールド酸化膜を１回のフォト・リソグラ
フィー技術でしかもバーズビークを形成せずに形成する
ことができ、工程短縮となる効果を奏し、係る半導体装
置の生産性向上に寄与する。
【図１】本発明の一実施例を示す工程断面図である。
【図２】本発明の方法によって得られたバイポーラトラ
ンジスタのバルク構造の断面図である。
ンジスタのバルク構造の断面図である。
【図３】半導体装置の従来の埋没拡散層を形成する方法
を示す工程断面図 １…シリコン基板（Ｓｉ ウェハ） ２…熱酸化膜（ＳｉＯ２膜） ３…レジスト ４…ｎ型埋没拡散層 ５…エピタキシャルＳｉ 層 ６…埋没拡散層 ７…ＳｉＮ マスク ８…フィールド酸化膜 １０， １１…開口 １２…エピタキシャルシリコン層 １６…コレクターコンタクト １７…ＣＶＤ ＳｉＯ２膜 １８…Ａｌ 配線 １９…ｐｏｌｙ Ｓｉ ２０…エミッター拡散領域 ２１…ベース拡散領域
を示す工程断面図 １…シリコン基板（Ｓｉ ウェハ） ２…熱酸化膜（ＳｉＯ２膜） ３…レジスト ４…ｎ型埋没拡散層 ５…エピタキシャルＳｉ 層 ６…埋没拡散層 ７…ＳｉＮ マスク ８…フィールド酸化膜 １０， １１…開口 １２…エピタキシャルシリコン層 １６…コレクターコンタクト １７…ＣＶＤ ＳｉＯ２膜 １８…Ａｌ 配線 １９…ｐｏｌｙ Ｓｉ ２０…エミッター拡散領域 ２１…ベース拡散領域
Claims (1)
- 【請求項１】 半導体基板上に酸化膜を選択的に形成
する工程と、前記酸化膜をマスクとして前記半導体基板
表面に不純物を導入し、熱処理を施すことによって埋没
拡散層を形成する工程と、前記埋没拡散層上に半導体層
をエピタキシャル成長させる工程、とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40254690A JPH04216651A (ja) | 1990-12-15 | 1990-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40254690A JPH04216651A (ja) | 1990-12-15 | 1990-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04216651A true JPH04216651A (ja) | 1992-08-06 |
Family
ID=18512347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40254690A Withdrawn JPH04216651A (ja) | 1990-12-15 | 1990-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04216651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855906A (ja) * | 1994-07-28 | 1996-02-27 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
| US5554562A (en) * | 1995-04-06 | 1996-09-10 | Advanced Micro Devices, Inc. | Advanced isolation scheme for deep submicron technology |
-
1990
- 1990-12-15 JP JP40254690A patent/JPH04216651A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855906A (ja) * | 1994-07-28 | 1996-02-27 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
| US5554562A (en) * | 1995-04-06 | 1996-09-10 | Advanced Micro Devices, Inc. | Advanced isolation scheme for deep submicron technology |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |