KR100897474B1 - 바이폴라 트랜지스터의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 238000005520 cutting process Methods 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 11
- 230000003321 amplification Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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- Ceramic Engineering (AREA)
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- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 제 1 도전형 웰이 형성된 반도체 기판에 베이스용 제 2 도전형 웰을 형성하는 단계와, 상기 제 2 도전형 웰상에 제 1 방향과 상기 제 1 방향을 절단하는 제 2 방향으로 상기 제 2 도전형 웰을 가로지르는 라인 패턴 구조의 폴리막을 형성하는 단계와, 상기 폴리막 및 그에 인접한 제 2 도전형 웰을 노출하는 마스크를 이용한 제 1 도전형 불순물 주입으로 상기 폴리막 양측의 제 2 도전형 웰에 이미터 및 콜렉터를 형성하여 상기 폴리막 하부의 제 2 도전형 웰에 베이스를 정의하는 단계를 포함하여 형성한다.
바이폴라 트랜지스터(Bipolar Transistor)
Description
도 1은 종래 기술에 따른 바이폴라 트랜지스터의 제조 과정에서 이미터와 콜렉터를 형성하기 위한 이온 주입 공정을 도시한 도면이고,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 바이폴라 트랜지스터의 제조공정 단면도이고,
도 3은 본 발명의 실시예에 따른 바이폴라 트랜지스터의 평면도이다.
**도면의 주요 부분에 대한 부호 설명**
21 : N웰 22 : 아이솔레이션막
23 : P웰 24 : 폴리막
25 : 제 1 포토레지스트 26 : 이미터
27 : 콜렉터 28 : 베이스
29 : 제 2 포토레지스트 30 : 베이스 콘택 영역
31 : 층간 절연막 32 : 플러그
33a : 이미터 콘택 33b : 콜렉터 콘택
33c : 베이스 콘택
본 발명은 반도체 소자에 관한 것으로 특히, 증폭 이득을 향상시키기에 적합한 바이폴라 트랜지스터의 제조방법에 관한 것이다.
종래 바이폴라 트랜지스터(Bipolar Transistor)를 구현하기 위한 공정은 대략 70여 개의 공정으로 이루어져 있으며, 고속이기는 하나 그 방법이 복잡하며 전력 소비가 많아 VLSI급 이상에서는 CMOS 구조가 주류를 이루고 있다.
바이폴라 트랜지스터의 구현은 일반적으로 이미터(E)-베이스(B)-콜렉터(C)의 기본 구조를 임플란테이션(Implantation)으로 도핑(Doping)한 후, 고온에서 장시간 디퓨젼(Diffusion)하는 공정이 대부분이며, 나머지는 포토 리소그래피(Photo Lithography) 공정과 식각(Etch) 공정이 반복되는 형태로 이루어져 있다.
일반적으로 대전력용이나 고주파용 바이폴라 트랜지스터에서는 베이스 폭 변화에 따라서 소자의 특성 변화가 심하기 때문에 베이스 폭(Base Width)을 좁게 제어하는 것이 중요하나, 종래에는 디퓨젼(Diffusion) 기법으로 레터럴(Lateral) 바이폴라 트랜지스터의 전극들을 제조하기 때문에 베이스 폭(W)을 좁게 제어하는 것이 현실적으로 매우 어렵다.
도 1은 종래 기술에 따른 바이폴라 트랜지스터의 제조 과정에서 이미터(15)와 콜렉터(16)를 형성하기 위한 이온 주입 공정을 도시한 도면으로, 포토 마스크(Photo Mask)를 이용한 디퓨젼 공정으로 이미터(Emitter)(15)와 콜렉터(Collector)(16)를 형성하여 그들 사이에 존재하는 p웰(P-Well)(13)을 베이 스(17)로 정의하고 있다.
그러나, 포토 마스크의 해상력 한계로 인하여 현실적으로 상기 베이스(17)의 폭(W)을 작게 제어하기가 어렵다.
따라서, 상기와 같은 종래 기술은 다음과 같은 문제점이 있다.
첫째, 포토 마스크를 이용하여 이미터, 콜렉터, 베이스를 정의하므로 포토 마스크 오정렬이나 포토 공정의 영역 정의 능력에 따라서 소자 특성이 큰 폭으로 변동된다.
둘째, 포토 마스크 해상력 한계로 인하여 베이스 폭을 작게 제어하기 어려워 증폭 이득이 감소된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 증폭 이득을 향상시키고, 소자 특성 변화를 줄이기 위한 바이폴라 트랜지스터의 제조방법을 제공하는데 그 목적 이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 바이폴라 트랜지스터의 제조방법은 제 1 도전형 웰이 형성된 반도체 기판에 베이스용 제 2 도전형 웰을 형성하는 단계와, 상기 제 2 도전형 웰상에 제 1 방향과 상기 제 1 방향을 절단하는 제 2 방향으로 상기 제 2 도전형 웰을 가로지르는 라인 패턴 구조의 폴리막을 형성하는 단계와, 상기 폴리막 및 그에 인접한 제 2 도전형 웰을 노출하는 마스크를 이용한 제 1 도전형 불순물 주입으로 상기 폴리막 양측의 제 2 도전형 웰에 이미터 및 콜렉터를 형성하여 상기 폴리막 하부의 제 2 도전형 웰에 베이스를 정의하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 바이폴라 트랜지스터의 제조공정 단면도이고, 도 3은 본 발명에 의해 완성된 바이폴라 트랜지스터의 평면도이다.
우선, 도 2a에 도시된 바와 같이 STI(Shallow Trench Isolation) 공정으로 N웰(N-Well)(21)이 형성된 반도체 기판의 소정 영역에 아이솔레이션막(22)을 형성하여 활성 영역을 정의한다.
이어, 도 2b에 도시된 바와 같이 상기 반도체 기판의 소정 부위에 p형 불순물 이온을 주입하여 베이스용 불순물 도핑 영역인 p웰(P-Well)(23)을 형성한다.
이어, 도 2c에 도시된 바와 같이 CMOS 공정의 게이트 폴리 형성 공정과 동시에 상기 p웰(23)이 형성된 반도체 기판의 일영역상에 폴리막(24)을 형성한다.
바람직하게, 상기 폴리막(24)은 상기 아이솔레이션막(22)에 의해 분리되지 않는 활성 영역의 반도체 기판을 십자형으로 가로질러 형성한다.
일반적으로, 게이트 폴리는 0.13㎛까지 정의가 가능하므로 상기 폴리막(24)의 폭을 미세하게 제어할 수 있다.
이어, 상기 반도체 기판상에 제 1 포토레지스트(25)를 도포하고 도 2d에 도시된 바와 같이, 노광 및 현상 공정으로 상기 폴리막(24) 및 그 양측의 활성영역의 반도체 기판이 노출되도록 상기 제 1 포토레지스트(25)를 패터닝한다.
그리고, 상기 제 1 포토레지스트(25)를 마스크로 폴리막(24)에 셀프 얼라인(Self-align)시키어 n형 불순물 이온을 주입하여 상기 폴리막(24) 양측의 반도체 기판에 이미터(26)와 콜렉터(27)를 형성한다.
이때, 상기 이미터(26)와 콜렉터(27) 사이에 위치하는 p웰(23)은 베이스(28)로, 상기 베이스(28)의 폭(W)은 상기 폴리막(24)의 폭에 따라 결정된다.
이어, 상기 제 1 포토레지스트(25)를 제거한 후 제 2 포토레지스트(28)를 도포하고 노광 및 현상 공정으로 도 2e에 도시된 바와 같이 상기 이미터(26), 콜렉터(27), 폴리막(24)을 포함하는 영역은 마스크되고 그 외의 p웰(23)이 소정 부분 노출되도록 상기 제 2 포토레지스트(29)를 패터닝한다.
그리고, 상기 패터닝된 제 2 포토레지스트(29)를 마스크로 p형 불순물 이온을 주입하여 베이스 콘택 영역(30)을 형성한다.
이때, 베이스의 직렬 저항을 감소시키기 위하여 상기 불순물 이온 주입 공정시 높은 이온 주입 에너지를 이용한다.
이어, 상기 제 2 포토레지스트(29)를 제거한 후 상기 반도체 기판의 전면에 층간 절연막(31)을 형성하고, 포토 및 식각 공정으로 상기 이미터(26), 콜렉터(27), 베이스 콘택 영역(30) 표면의 일부가 각각 노출되도록 상기 층간 절연막(31)을 선택적으로 제거하여 콘택홀들을 형성한다.
이후, 상기 콘택홀들을 매립하여 플러그(32)들을 형성하고, 전면에 전극 물질을 증착한 후 상기 플러그(32)들 및 그에 인접한 층간 절연막(31)상에 남도록 상기 전극 물질을 선택적으로 제거하여 상기 플러그(32)를 통해 상기 이미터(26), 콜 렉터(27), 베이스(28)에 각각 콘택되는 이미터 콘택(33a), 콜렉터 콘택(33b), 베이스 콘택(33c)을 형성하여 본 발명에 따른 바이폴라 트랜지스터를 완성한다.
이와 같은 방법으로 형성된 바이폴라 트랜지스터에서 상기 베이스(28)는 상기 폴리막(24)에 의해 정의되므로 도 3에 도시된 바와 같이, 베이스(28)는 상기 폴리막(28)의 형상과 동일한 십자형 구조를 이룬다.
상기와 같은 본 발명의 바이폴라 트랜지스터의 제조방법은 다음과 같은 효과가 있다.
첫째, 폴리막을 십자형으로 형성하므로 마스크 오정렬과 마스크 크기 변화에 따른 소자 특성 변화를 방지할 수 있다.
둘째, 극미세 패턴 제조가 가능한 폴리막을 이용하여 베이스를 정의하므로 베이스의 폭을 좁게 형성할 수 있어 소자 증폭도를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
Claims (2)
- 제 1 도전형 웰이 형성된 기판 내에 베이스용 제 2 도전형 웰을 형성하는 단계;상기 제 2 도전형 웰 상에 제 1 방향과, 상기 제 1 방향을 절단하는 제 2 방향으로 상기 제 2 도전형 웰을 가로지르는 라인 패턴 구조의 폴리막을 형성하는 단계;상기 제 2 도전형 웰의 일부를 노출하는 제 1 포토레지스트를 형성하는 단계; 및상기 제 1 포토레지스트를 이용하여 상기 폴리막 양측으로 노출된 상기 제 2 도전형 웰 내에 제 1 도전형 불순물 이온을 주입시켜 이미터 및 콜렉터를 형성하는 동시에 상기 폴리막 하부의 제 2 도전형 웰 내에 상기 폴리막에 정렬된 베이스를 정의하는 단계를 포함하는 바이폴라 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 베이스를 정의하는 단계 후,상기 제 2 도전형 웰의 일부가 노출되는 제 2 포토레지스트를 형성하는 단계; 및상기 제 2 포토레지스트를 이용하여 노출된 상기 제 2 도전형 웰 내에 제 2 도전형 불순물 이온을 주입시켜 베이스 콘택 영역을 형성하는 단계를 더 포함하는 바이폴라 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037552A KR100897474B1 (ko) | 2002-06-29 | 2002-06-29 | 바이폴라 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037552A KR100897474B1 (ko) | 2002-06-29 | 2002-06-29 | 바이폴라 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040002122A KR20040002122A (ko) | 2004-01-07 |
| KR100897474B1 true KR100897474B1 (ko) | 2009-05-14 |
Family
ID=37313841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020037552A KR100897474B1 (ko) | 2002-06-29 | 2002-06-29 | 바이폴라 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100897474B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101099563B1 (ko) * | 2004-07-21 | 2011-12-28 | 매그나칩 반도체 유한회사 | 바이폴라 접합 트랜지스터 및 그의 제조방법 |
| KR101044387B1 (ko) * | 2004-07-22 | 2011-06-27 | 매그나칩 반도체 유한회사 | 바이폴라 접합 트랜지스터의 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62216264A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4752591A (en) * | 1987-06-15 | 1988-06-21 | Harris Corporation | Self-aligned contacts for bipolar process |
| JPH03238826A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | バイポーラトランジスタの製造方法 |
| KR20010096517A (ko) * | 2000-04-03 | 2001-11-07 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치, 그 제조 방법 및 더미 영역의 배치 방법 |
-
2002
- 2002-06-29 KR KR1020020037552A patent/KR100897474B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62216264A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20040002122A (ko) | 2004-01-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
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|
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|
| FPAY | Annual fee payment |
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|
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|
| FPAY | Annual fee payment |
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