JPS62216264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62216264A JPS62216264A JP5803986A JP5803986A JPS62216264A JP S62216264 A JPS62216264 A JP S62216264A JP 5803986 A JP5803986 A JP 5803986A JP 5803986 A JP5803986 A JP 5803986A JP S62216264 A JPS62216264 A JP S62216264A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
内部ベース部の残しパターンに、ベース引出し部の不純
物を横方向拡散を利用してぶっつけ、不純物プロファイ
ルに応じたエツチングを行い、ベースとエミッタを自己
整合（ｓｅｌｆａｌｉｇｎｍｅｎｔ、セルフアラインメ
ント）方式で作る。
物を横方向拡散を利用してぶっつけ、不純物プロファイ
ルに応じたエツチングを行い、ベースとエミッタを自己
整合（ｓｅｌｆａｌｉｇｎｍｅｎｔ、セルフアラインメ
ント）方式で作る。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、エミッタの幅を従来例よりもより小に形
成するトランジスタの製造方法に関するものである。
詳しく言えば、エミッタの幅を従来例よりもより小に形
成するトランジスタの製造方法に関するものである。
トランジスタのベースとエミッタをセルフアラインメン
トで形成する技術が開発されている。第２図の断面図を
参照すると、先ずその（ａｌに示される如く、半導体基
板例えばシリコン基板３１に選択酸化法によってフィー
ルド酸化膜３２を作り、全面にポリシリコン膜３３を５
０００人〜６０００人の膜厚に堆積し、外部ベース拡散
用の例えばボロンイオン（Ｂ”）をイオン注入する。
トで形成する技術が開発されている。第２図の断面図を
参照すると、先ずその（ａｌに示される如く、半導体基
板例えばシリコン基板３１に選択酸化法によってフィー
ルド酸化膜３２を作り、全面にポリシリコン膜３３を５
０００人〜６０００人の膜厚に堆積し、外部ベース拡散
用の例えばボロンイオン（Ｂ”）をイオン注入する。
次に第２図（ｂｌに示される如く、ポリシリコン膜３３
上に化学気相成長法（ＣＶＤ法）でＳｉＯ２膜３４膜形
４する。
上に化学気相成長法（ＣＶＤ法）でＳｉＯ２膜３４膜形
４する。
次いで第２図（Ｃ）に示される如く内部ベース窓３５を
エンチングによって窓開きする。
エンチングによって窓開きする。
次に第２図１ｄｌに示される如く、内部ベース窓３５を
通してポリシリコンを基板が露出するまで、ＨＦ−ＨＮ
ｏ・ＣＨ３ＣＯ０Ｈ系（等方性）またはＫＯ）ｌ系（異
方性）のエツチング液を用いてエツチングする。
通してポリシリコンを基板が露出するまで、ＨＦ−ＨＮ
ｏ・ＣＨ３ＣＯ０Ｈ系（等方性）またはＫＯ）ｌ系（異
方性）のエツチング液を用いてエツチングする。
次に第２図（ｅ）に示される如く、酸化によって７００
人程鹿のＳｉＯ＋膜３６を作り、ボロンイオン（Ｂ＋）
をイオン注入し、アニールして内部ベース３７ａ、外部
ベース３７ｂを作る。
人程鹿のＳｉＯ＋膜３６を作り、ボロンイオン（Ｂ＋）
をイオン注入し、アニールして内部ベース３７ａ、外部
ベース３７ｂを作る。
次いで、ＣＶＤ法で全面に５ｉＯ２ＩＩＩを作り、リア
クティブ・イオン・エツチングで平坦部のＳｉＯ２膜を
エツチングし、内部ベース窓３５の両側部にＳｉＯ２膜
３８（へぼともいう）を残す。続いてエミッタ拡散を行
ってエミッタ３９を形成する（第２図（ｆ））。
クティブ・イオン・エツチングで平坦部のＳｉＯ２膜を
エツチングし、内部ベース窓３５の両側部にＳｉＯ２膜
３８（へぼともいう）を残す。続いてエミッタ拡散を行
ってエミッタ３９を形成する（第２図（ｆ））。
上記の方法で第２図１ｄｌを参照して説明したエツチン
グにおいて、エツチングは上下方向だけでなく横方向に
も進行し、ＳｉＯ２膜３４膜形４えぐられていわゆるア
ンダカットが発生し、窓の大きさはＳｉＯ２膜３４膜形
４した窓よりも大になる。この窓の幅はＳｉＯ２膜３８
（へば）によって若干狭められるが、それにしても、こ
の窓を通してなされる不純物拡散によって形成される内
部ベースの幅が設計した値（ＳｉＯ＋膜３４の窓３５）
よりも大になり、その分だけ抵抗値が増大し、トランジ
スタの動１′）−速度を遅くする問題がある。
グにおいて、エツチングは上下方向だけでなく横方向に
も進行し、ＳｉＯ２膜３４膜形４えぐられていわゆるア
ンダカットが発生し、窓の大きさはＳｉＯ２膜３４膜形
４した窓よりも大になる。この窓の幅はＳｉＯ２膜３８
（へば）によって若干狭められるが、それにしても、こ
の窓を通してなされる不純物拡散によって形成される内
部ベースの幅が設計した値（ＳｉＯ＋膜３４の窓３５）
よりも大になり、その分だけ抵抗値が増大し、トランジ
スタの動１′）−速度を遅くする問題がある。
本発明はこのような点に鑑みて創作されたもので、従来
のセルフアラインメントによるベース、エミッタ形成に
おいて、より小なるエミッタを形成する方法を提供する
ことを目的とする。
のセルフアラインメントによるベース、エミッタ形成に
おいて、より小なるエミッタを形成する方法を提供する
ことを目的とする。
第１図は本発明実施例の断面図である。
本発明の方法においては、内部ベース２０ａ形成部に幅
１．０μｍの残しパターン１７を作り、全面にポリシリ
コン１８を堆積し、ベース引出し部１８ａのポリシリコ
ンにｐ型不純物を拡散し、アニールによってその不純物
を残しパターンに達するまで横方向に拡散し、残しパタ
ーン１７上のドープされないポリシリコンとドープされ
たポリシリコンの工ッチング速度の違いを利用してドー
プされないポリシリコンをエツチングで除去し、残しパ
ターン１７をエツチングし、かくして作られた開口部の
両側に５ｔＯ２膜（へば）２３を付けて内部ベース拡散
、続いてエミッタ拡散をなし、内部ベース＠（従ってエ
ミツタ幅）の小なる内部ベース２０ａとエミッタ２４を
セルフアラインメントで形成する。
１．０μｍの残しパターン１７を作り、全面にポリシリ
コン１８を堆積し、ベース引出し部１８ａのポリシリコ
ンにｐ型不純物を拡散し、アニールによってその不純物
を残しパターンに達するまで横方向に拡散し、残しパタ
ーン１７上のドープされないポリシリコンとドープされ
たポリシリコンの工ッチング速度の違いを利用してドー
プされないポリシリコンをエツチングで除去し、残しパ
ターン１７をエツチングし、かくして作られた開口部の
両側に５ｔＯ２膜（へば）２３を付けて内部ベース拡散
、続いてエミッタ拡散をなし、内部ベース＠（従ってエ
ミツタ幅）の小なる内部ベース２０ａとエミッタ２４を
セルフアラインメントで形成する。
上記した方法では、残しパターンと同じ幅に開口部が形
成され、この開口部の幅はＳｉＯ２膜（へば）によって
狭められるのであり、１．０μｍよりも小なる幅の内部
ベースの形成が可能となるのである。
成され、この開口部の幅はＳｉＯ２膜（へば）によって
狭められるのであり、１．０μｍよりも小なる幅の内部
ベースの形成が可能となるのである。
以下、図面を参照して本発明実施例を詳細に説明する。
第１図（ａｌないしく蜀は本発明の方法を実施する工程
を示す断面図である。
を示す断面図である。
第１図Ｔａ）参照：
半導体基板（シリコン基板）１１上にシリコン窒化膜（
Ｓｉ３Ｎｑ膜、以下単に窒化膜という）を形成し、それ
をバターニングして得られる窒化膜のパターン１２をマ
スクにする選択酸化法でフィールド酸化膜１３を形成す
る。
Ｓｉ３Ｎｑ膜、以下単に窒化膜という）を形成し、それ
をバターニングして得られる窒化膜のパターン１２をマ
スクにする選択酸化法でフィールド酸化膜１３を形成す
る。
第１図（ｂｌ参照：
窒化膜のパターン１２を除去し、全面にＳｉＯ２膜１４
膜設４コン窒化膜（Ｓｉ３Ｎｑ膜、以下単に窒化膜とい
う）工５を付け、化学気相成長法で５ｉ０２Ｉｊｉ１６
を６０００〜７０００人の膜厚に成長し、これらの膜を
エミッタ形成部に残しパターン１７を作るようバターニ
ングする。窒化膜１５の下にＳｉＯ２膜１４膜設４る理
由は以下の工程で基板に損傷が与えられることを防止す
るためであるが、そのおそれのないときは５ｉＯｚ膜１
４を省略してもよい。残しパターン１７の図に見て左右
方向の幅は１．０μｍにした。
膜設４コン窒化膜（Ｓｉ３Ｎｑ膜、以下単に窒化膜とい
う）工５を付け、化学気相成長法で５ｉ０２Ｉｊｉ１６
を６０００〜７０００人の膜厚に成長し、これらの膜を
エミッタ形成部に残しパターン１７を作るようバターニ
ングする。窒化膜１５の下にＳｉＯ２膜１４膜設４る理
由は以下の工程で基板に損傷が与えられることを防止す
るためであるが、そのおそれのないときは５ｉＯｚ膜１
４を省略してもよい。残しパターン１７の図に見て左右
方向の幅は１．０μｍにした。
第１図（Ｑｌ参照：
全面にポリシリコン膜１８を４０００人〜５０００人の
膜厚に成長し、その上に窒化膜１９を７００人の膜厚に
成長し、全面にレジスト膜２０を塗布し、このレジスト
を残しパターン１７を囲むよう約２．０μｍの幅に、ま
たポリシリコンＩ葵１Ｂのベース引出し部１８ａ以外の
部分をマスクするようバターニングし、例えばボロンイ
オン（Ｂ”″）をイオン注入する。Ｂ＋がレジスト膜２
０でマスクされた部分に入ることのないようレジスト膜
２０の膜厚を設定する。レジスト膜２０は残しパターン
の両側部が０．５μＩ１１〜１．０μｍ程度マスクされ
るよう前記した２、０μｍの幅にバターニングする。
膜厚に成長し、その上に窒化膜１９を７００人の膜厚に
成長し、全面にレジスト膜２０を塗布し、このレジスト
を残しパターン１７を囲むよう約２．０μｍの幅に、ま
たポリシリコンＩ葵１Ｂのベース引出し部１８ａ以外の
部分をマスクするようバターニングし、例えばボロンイ
オン（Ｂ”″）をイオン注入する。Ｂ＋がレジスト膜２
０でマスクされた部分に入ることのないようレジスト膜
２０の膜厚を設定する。レジスト膜２０は残しパターン
の両側部が０．５μＩ１１〜１．０μｍ程度マスクされ
るよう前記した２、０μｍの幅にバターニングする。
第１図Ｔｄ）参照ニ
レジストｌ’＊２０を除去した後アニールをなし、Ｂ１
を横方向に拡散させ残しパターン１７に到達させる。
を横方向に拡散させ残しパターン１７に到達させる。
そのためには、前記したＢ＋イオン注入が、加速電圧８
０ ＫｅＶ、 ドーズ量５×１０１５ａ１２〜加速電圧
３０ ＫｅＶ、 ドーズ量４×１０１５ｃＩ１２であれ
ばアニールは９００℃、乾Ｎ２中で３０分程度のアニー
ルをなす。その結果、拡散したＢ＋のプロファイルは図
に砂地を付した部分に拡がる。続いて窒化１１１＊１９
を除去する。なお、前記したアニールで外部ベース２１
ｂが形成される。
０ ＫｅＶ、 ドーズ量５×１０１５ａ１２〜加速電圧
３０ ＫｅＶ、 ドーズ量４×１０１５ｃＩ１２であれ
ばアニールは９００℃、乾Ｎ２中で３０分程度のアニー
ルをなす。その結果、拡散したＢ＋のプロファイルは図
に砂地を付した部分に拡がる。続いて窒化１１１＊１９
を除去する。なお、前記したアニールで外部ベース２１
ｂが形成される。
第１図＋８）参照：
Ｂ＋がドープされていないポリシリコンとドープされた
ポリシリコンはエツチング速度が違うので、規定度ＩＮ
または２ＨのＫＯＨでエツチングすると残しパターン１
７の上のＢ＋のドープされていないポリシリコンがエツ
チングされ、Ｂ１ドープされたポリシリコン（ベース引
出し部１８ａ）はエツチングされずに残る。
ポリシリコンはエツチング速度が違うので、規定度ＩＮ
または２ＨのＫＯＨでエツチングすると残しパターン１
７の上のＢ＋のドープされていないポリシリコンがエツ
チングされ、Ｂ１ドープされたポリシリコン（ベース引
出し部１８ａ）はエツチングされずに残る。
第１図（ｆ）参照：
残しパターン１７の５ｌｏ２膜を除去して開口部２２を
作り、窒化ｙ４１５を露出し、酸化または加圧酸化で５
ｉ０２Ｉｊｉ２３をポリシリコンの表面に形成する。
作り、窒化ｙ４１５を露出し、酸化または加圧酸化で５
ｉ０２Ｉｊｉ２３をポリシリコンの表面に形成する。
第１図（蜀参照：
窒化膜１５、その下のＳｉＯ＋膜１４を除去し、ベース
酸化’ｔ’ ７００人（Ｄ ５ｉＯ２１１１１２４を形
成し、ＣＶＤ法で５ｉＯｚ 膜を成長し、ＲＩｇ テ開
ロ部２２〕側壁ニＳｉＯ＋膜（へば）２５を残し、内部
ベース２１ａ１エミンタ２６を形成すると、エミッタ２
６の幅は残しパターンの幅１．０ＩＪＩＩ＋から５ｉ０
２膜（へば）２５の膜厚を差し引いた大きさのものとな
る。従来例では、例えば１．０μｍで形成した内部ベー
ス窓が、エツチングにおけるアンダカットによって１．
０μｍよりも大に形成された点が上記した方法で改善さ
れるのである。
酸化’ｔ’ ７００人（Ｄ ５ｉＯ２１１１１２４を形
成し、ＣＶＤ法で５ｉＯｚ 膜を成長し、ＲＩｇ テ開
ロ部２２〕側壁ニＳｉＯ＋膜（へば）２５を残し、内部
ベース２１ａ１エミンタ２６を形成すると、エミッタ２
６の幅は残しパターンの幅１．０ＩＪＩＩ＋から５ｉ０
２膜（へば）２５の膜厚を差し引いた大きさのものとな
る。従来例では、例えば１．０μｍで形成した内部ベー
ス窓が、エツチングにおけるアンダカットによって１．
０μｍよりも大に形成された点が上記した方法で改善さ
れるのである。
以上述べてきたように本発明によれば、ベース、エミッ
タのセルフアラインメント方式による形成において、エ
ミッタ、内部ベースの面積を小にすることが可能となり
、デバイスの動作速度の向上に有効である。
タのセルフアラインメント方式による形成において、エ
ミッタ、内部ベースの面積を小にすることが可能となり
、デバイスの動作速度の向上に有効である。
第１図（ａ）ないしく蜀は本発明実施例断面図、第２図
ｉａｌないしくｆ）は従来例断面図である。 第１図において、 １１はシリコン基板、 １２は窒化膜、 １３はフィールド酸化膜、 １４はＳｉＯ２膜、 １５は窒化膜、 １６は ５１０２膜、 １７は残しパターン、 １８はポリシリコン膜、 １８ａはＢ１ ドープポリシリコン、 １９は窒化膜、 ２０はレジスト、 ２１ａは内部ベース、 ２１ｂは外部ベース、 ２２は開口部、 ２３、２４は ＳｉＯ２膜、 ２５はＳｉＯ２膜（へば）、 ２６はエミッタである。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 〆１＼
１１＼、メー＼、７′−＼ ０ −Ｏ ＼ユノ
＼１ノ８゛′ − ｖｃＹ＞
ｉａｌないしくｆ）は従来例断面図である。 第１図において、 １１はシリコン基板、 １２は窒化膜、 １３はフィールド酸化膜、 １４はＳｉＯ２膜、 １５は窒化膜、 １６は ５１０２膜、 １７は残しパターン、 １８はポリシリコン膜、 １８ａはＢ１ ドープポリシリコン、 １９は窒化膜、 ２０はレジスト、 ２１ａは内部ベース、 ２１ｂは外部ベース、 ２２は開口部、 ２３、２４は ＳｉＯ２膜、 ２５はＳｉＯ２膜（へば）、 ２６はエミッタである。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 〆１＼
１１＼、メー＼、７′−＼ ０ −Ｏ ＼ユノ
＼１ノ８゛′ − ｖｃＹ＞
Claims (2)
- （１）半導体基板（１１）上に残しパターン（１７）を
形成する工程、 前記基板（１１）全面にポリシリコン（１８）を成長し
、該ポリシリコンの残しパターン（１７）の上方部分を
除く部分に外部ベース形成用の不純物をドーピングする
工程、 ドープされたポリシリコンとドープされないポリシリコ
ンのエッチング速度の違いを利用して残しパターン上の
ポリシリコンを除去した後に内部ベースおよびエミッタ
を形成することを特徴とする半導体装置の製造方法。 - （２）半導体基板（１１）のエミッタ形成部に残しパタ
ーン（１７）を作る工程、 基板（１１）全面にポリシリコン（１８）を堆積しこの
ポリシリコンの残しパターン（１７）およびベース引出
し部以外にレジスト（２０）を残して外部ベース形成の
ための不純物を拡散する工程、レジストを除去しアニー
ルによって前記不純物を残しパターン（１７）に達する
まで横方向拡散する工程、 残しパターン（１７）の上のポリシリコン、残しパター
ン（１７）を除去して開口部を形成し、ポリシリコン（
１８）上に酸化膜を形成し、続いて開口部の側壁に酸化
膜を付ける工程、および 前記開口部を通し内部ベース、エミッタ拡散をなすこと
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5803986A JPS62216264A (ja) | 1986-03-18 | 1986-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5803986A JPS62216264A (ja) | 1986-03-18 | 1986-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62216264A true JPS62216264A (ja) | 1987-09-22 |
Family
ID=13072790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5803986A Pending JPS62216264A (ja) | 1986-03-18 | 1986-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100897474B1 (ko) * | 2002-06-29 | 2009-05-14 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조방법 |
-
1986
- 1986-03-18 JP JP5803986A patent/JPS62216264A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100897474B1 (ko) * | 2002-06-29 | 2009-05-14 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조방법 |
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