JPH0445558A - 素子分離構造の形成方法 - Google Patents
素子分離構造の形成方法Info
- Publication number
- JPH0445558A JPH0445558A JP15453690A JP15453690A JPH0445558A JP H0445558 A JPH0445558 A JP H0445558A JP 15453690 A JP15453690 A JP 15453690A JP 15453690 A JP15453690 A JP 15453690A JP H0445558 A JPH0445558 A JP H0445558A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- glass
- silicon substrate
- oxide film
- isolation structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims description 16
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000011521 glass Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052796 boron Inorganic materials 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 18
- 238000005530 etching Methods 0.000 abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 239000000945 filler Substances 0.000 abstract 2
- 229960002050 hydrofluoric acid Drugs 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、素子分離構造およびその形成方法に関し、
特に0.5ミクロン以下の微細な分離幅をもつものにも
適用できるトレンチ分離の改良に関す名ものである。
特に0.5ミクロン以下の微細な分離幅をもつものにも
適用できるトレンチ分離の改良に関す名ものである。
第2図は従来のトレンチ分離の形成方法を示す断面図で
ある。以下、この第2図を参照してその形成方法を説明
する。
ある。以下、この第2図を参照してその形成方法を説明
する。
まず、第2図fa)に示すように、シリコン基板】上に
例えば数千入庫に形成され、パターニングされたCVD
酸化膜2をマスクとしてシリコン基板1をエツチングし
、第2図0))のように0.5ミクロンないし数ミクロ
ン深さのトレンチ3を形成する9次に第2図(C)にあ
るようにトレンチ側壁の工ッチングダメージを受けた表
層を除去する目的でトレンチ側壁を酸化し数百人工の酸
化膜4を形成する。
例えば数千入庫に形成され、パターニングされたCVD
酸化膜2をマスクとしてシリコン基板1をエツチングし
、第2図0))のように0.5ミクロンないし数ミクロ
ン深さのトレンチ3を形成する9次に第2図(C)にあ
るようにトレンチ側壁の工ッチングダメージを受けた表
層を除去する目的でトレンチ側壁を酸化し数百人工の酸
化膜4を形成する。
次に、第2図(d)のように分離能力を高めるために側
面にB”、As−、P−等のイオンを10′6〜10”
C11−”の濃度で注入を行って例えば数千不純の不純
物層5を形成し、その不純物を活性化するために例えば
850〜1000°Cの熱処理を数十分施す0次に第2
図(e)に示すようにウェットエツチングにより酸化膜
2および4を除去し、第2図(f)のようにCVD酸化
膜6を5000人厚に堆積し、第2図(6)のようにレ
ジスト9で平坦化してエッチバック法によって全面を一
様にエツチングし、最終的な分離構造を得る。
面にB”、As−、P−等のイオンを10′6〜10”
C11−”の濃度で注入を行って例えば数千不純の不純
物層5を形成し、その不純物を活性化するために例えば
850〜1000°Cの熱処理を数十分施す0次に第2
図(e)に示すようにウェットエツチングにより酸化膜
2および4を除去し、第2図(f)のようにCVD酸化
膜6を5000人厚に堆積し、第2図(6)のようにレ
ジスト9で平坦化してエッチバック法によって全面を一
様にエツチングし、最終的な分離構造を得る。
[発明が解決しようとする課題]
従来のトレンチ分離は以上のように構成されていたので
、他の工程中の酸化膜エツチングによって第3図(a)
にあるようにトレンチ中の酸化膜の膜減りがあるためシ
リコン基板のエツジ部が露出し、第3図(ロ)のような
トランジスタの場合、エツジ部の電界集中によりチャネ
ルが低ゲート電圧で形成されてしまうため、第3図(C
)にあるように、ゲート電圧とドレイン電流の関係をみ
てみると、正常なトランジスタに比べて、1μA以下の
低ゲート電圧でリーク電流成分が観測されてしまうとい
う問題点があった。
、他の工程中の酸化膜エツチングによって第3図(a)
にあるようにトレンチ中の酸化膜の膜減りがあるためシ
リコン基板のエツジ部が露出し、第3図(ロ)のような
トランジスタの場合、エツジ部の電界集中によりチャネ
ルが低ゲート電圧で形成されてしまうため、第3図(C
)にあるように、ゲート電圧とドレイン電流の関係をみ
てみると、正常なトランジスタに比べて、1μA以下の
低ゲート電圧でリーク電流成分が観測されてしまうとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、後工程での酸化膜エッチによる膜減りがあっ
たとしても、シリコン基板のエツジが露出しにくい素子
分離構造およびその形成方法を得ることを目的とする。
たもので、後工程での酸化膜エッチによる膜減りがあっ
たとしても、シリコン基板のエツジが露出しにくい素子
分離構造およびその形成方法を得ることを目的とする。
この発明に係るトレンチ分離構造およびその形成方法は
、トレンチ埋込み材としてボロンガラス。
、トレンチ埋込み材としてボロンガラス。
ヒ素ガラスなどの不純物含有ガラスを使用し、かつその
表面を基板表面より若干盛り上げるようにしたものであ
る。
表面を基板表面より若干盛り上げるようにしたものであ
る。
この発明においては、トレンチ埋込み材として不純物含
有ガラスを用いたことにより、埋込み及びエッチバック
が容易となり、トレンチ側壁へのイオン注入を省略でき
る。また、不純物含有ガラスは後工程での酸化膜エツチ
ングでの耐エツチング性を有することおよびトレンチ埋
込み材の表面をシリコン基板表面より若干盛り上がらせ
て形成したことにより、シリコン基板のエツジが露出し
にくくなる。
有ガラスを用いたことにより、埋込み及びエッチバック
が容易となり、トレンチ側壁へのイオン注入を省略でき
る。また、不純物含有ガラスは後工程での酸化膜エツチ
ングでの耐エツチング性を有することおよびトレンチ埋
込み材の表面をシリコン基板表面より若干盛り上がらせ
て形成したことにより、シリコン基板のエツジが露出し
にくくなる。
以下、この発明の実施例を図について説明する。
第1図は本発明の一実施例による素子分離構造の形成方
法を示し、以下この第1図を参照してその形成方法を説
明する。
法を示し、以下この第1図を参照してその形成方法を説
明する。
まず、第1図(a)において、シリコン基板1の上にレ
ジスト8でパターニングされたポリシリコン7と酸化膜
2がそれぞれ例えば数千人、数百人ずつ堆積されている
0次に第1図(b)において、レジスト8.ポリシリコ
ン7、酸化膜2をマスクとしてシリコン基板1をエツチ
ングし、トレンチ3を従来と同様のサイズで形成する0
次に第1図(C)にあるようにレジスト8を除去し、そ
の後エツチングダメージ層を除去するために酸化を行い
トレンチ3側壁およびポリシリコン7の開口側壁を数百
人程度酸化する。これによってできた酸化膜4および2
aをフッ酸などのエツチング液で除去したのが第1図(
(1)である、続いて第1図(e)にあるように、例え
ばIQI’l〜10”CI−”の濃度の不純物含有ガラ
ス10をCVD法等を用いて堆積する。
ジスト8でパターニングされたポリシリコン7と酸化膜
2がそれぞれ例えば数千人、数百人ずつ堆積されている
0次に第1図(b)において、レジスト8.ポリシリコ
ン7、酸化膜2をマスクとしてシリコン基板1をエツチ
ングし、トレンチ3を従来と同様のサイズで形成する0
次に第1図(C)にあるようにレジスト8を除去し、そ
の後エツチングダメージ層を除去するために酸化を行い
トレンチ3側壁およびポリシリコン7の開口側壁を数百
人程度酸化する。これによってできた酸化膜4および2
aをフッ酸などのエツチング液で除去したのが第1図(
(1)である、続いて第1図(e)にあるように、例え
ばIQI’l〜10”CI−”の濃度の不純物含有ガラ
ス10をCVD法等を用いて堆積する。
堆積後は1−レンチ形状を反映して不純物含有ガラス表
面に凹凸ができるが、例えば700℃ないし1000°
Cで数十分の熱処理をかけると第1図げ)に示すように
容易に平坦化でき、従来法のようなレジストで平坦化す
る必要がない。またこの時の熱処理によりトレンチ側壁
にトレンチ埋め込み材に含有する不純物を導入できる。
面に凹凸ができるが、例えば700℃ないし1000°
Cで数十分の熱処理をかけると第1図げ)に示すように
容易に平坦化でき、従来法のようなレジストで平坦化す
る必要がない。またこの時の熱処理によりトレンチ側壁
にトレンチ埋め込み材に含有する不純物を導入できる。
次に第1図(g5にあるようにポリシリコン7をストッ
パーとして全面プラズマエツチングすることによりエッ
チバックを行ない、続いてポリシリコン7をポリシリコ
ンエツチングによって第1図(社)のように除去し、そ
の後、第1図(i)のようにフッ酸などのエツチング液
によって酸化膜2を除去することにより、その表面がシ
リコン基板表面より若干盛り上がったトレンチ埋込材を
得ることができる。
パーとして全面プラズマエツチングすることによりエッ
チバックを行ない、続いてポリシリコン7をポリシリコ
ンエツチングによって第1図(社)のように除去し、そ
の後、第1図(i)のようにフッ酸などのエツチング液
によって酸化膜2を除去することにより、その表面がシ
リコン基板表面より若干盛り上がったトレンチ埋込材を
得ることができる。
この場合、トレンチ埋込材10bも酸化膜を基本とした
物質であるが、不純物を含有しているがゆえに、フッ酸
などのウェットエツチングに耐性があり、通常の酸化膜
2よりもエツチングレートが少なく酸化膜2をウェット
エツチングした後も、急な角の部分が適度に丸くなる程
度で大部分が残り、後工程のエツチング耐性のあるトレ
ンチ埋込材として使用するようになる。
物質であるが、不純物を含有しているがゆえに、フッ酸
などのウェットエツチングに耐性があり、通常の酸化膜
2よりもエツチングレートが少なく酸化膜2をウェット
エツチングした後も、急な角の部分が適度に丸くなる程
度で大部分が残り、後工程のエツチング耐性のあるトレ
ンチ埋込材として使用するようになる。
このように、上記実施例によれば、トレンチ埋込み材を
不純物含有ガラスとし、かつその表面をシリコン基板表
面より若干盛り上がらせるようにしたので、埋込み時の
平坦化を比較的低温で行えるとともにトレンチ側壁のド
ーピングも同時に行え、さらにトレンチ分離形成後も不
純物含有ガラスのもつ耐フツ酸エツチング性から膜べり
が少なく、トレンチエツジが露出しにくい汎用性の大き
いトレンチ分離が得られる効果がある。
不純物含有ガラスとし、かつその表面をシリコン基板表
面より若干盛り上がらせるようにしたので、埋込み時の
平坦化を比較的低温で行えるとともにトレンチ側壁のド
ーピングも同時に行え、さらにトレンチ分離形成後も不
純物含有ガラスのもつ耐フツ酸エツチング性から膜べり
が少なく、トレンチエツジが露出しにくい汎用性の大き
いトレンチ分離が得られる効果がある。
なお、上記実施例ではポリシリコンをエツチングパック
のストッパーとして用いたが、窒化膜等の他の膜でもよ
い。
のストッパーとして用いたが、窒化膜等の他の膜でもよ
い。
またシリコン基板に堆積している酸化膜2は熱酸化法で
形成してもCVD法で形成してもよい。
形成してもCVD法で形成してもよい。
また、上記実施例ではトレンチ埋込み材としてボロンガ
ラス、ヒ素ガラスを用いたものを示したが、リンガラス
等の不純物含有ガラスを用いてもよく、上記実施例と同
様の効果を奏する。
ラス、ヒ素ガラスを用いたものを示したが、リンガラス
等の不純物含有ガラスを用いてもよく、上記実施例と同
様の効果を奏する。
以上のように、この発明に係る素子分離構造およびその
形成方法によれば、トレンチ埋込み材を不純物含有ガラ
スとし、かつその表面をシリコン基板表面より若干盛り
上がらせるようにしたので、基板のエツジが露出しにく
い汎用性の大きいトレンチ分離が実現できる効果がある
。
形成方法によれば、トレンチ埋込み材を不純物含有ガラ
スとし、かつその表面をシリコン基板表面より若干盛り
上がらせるようにしたので、基板のエツジが露出しにく
い汎用性の大きいトレンチ分離が実現できる効果がある
。
第1図はこの発明の一実施例によるトレンチ分離構造の
形成方法を示す図、第2図は従来のトレンチ分離の製法
を示す図、第3図は従来法の問題点を示す図である。 図において、1はシリコン基板、2は酸化膜、3はトレ
ンチ1.5は不純物層、8bはトレンチ埋込材としての
不純物含有ガラスである。 なお図中同一符号は同−又は相当部分を示す。
形成方法を示す図、第2図は従来のトレンチ分離の製法
を示す図、第3図は従来法の問題点を示す図である。 図において、1はシリコン基板、2は酸化膜、3はトレ
ンチ1.5は不純物層、8bはトレンチ埋込材としての
不純物含有ガラスである。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- (1)素子分離構造において、 シリコン基板に形成された凹部に埋込むトレンチ埋込材
として、ボロンガラスまたはヒ素ガラスを用い、 かつ上記トレンチ埋込材の表面を上記シリコン基板の表
面より若干盛り上がらせてなることを特徴とする素子分
離構造。 - (2)素子分離構造を形成する方法において、シリコン
基板上に膜を堆積する工程と、 上記シリコン基板に上記膜を貫通する凹部を形成する工
程と、 上記凹部を埋込むべく上記膜上にボロンガラスまたはヒ
素ガラスを堆積する工程と、 上記膜の表面が露出するように上記堆積したボロンガラ
スまたはヒ素ガラスを除去する工程と、上記貫通部分の
ボロンガラスまたはヒ素ガラスを残して上記膜を除去す
ることによりその表面が上記シリコン基板の表面より若
干盛り上がったトレンチ埋込材を形成する工程とを含む
ことを特徴とする素子分離構造の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02154536A JP3084047B2 (ja) | 1990-06-12 | 1990-06-12 | 素子分離構造の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02154536A JP3084047B2 (ja) | 1990-06-12 | 1990-06-12 | 素子分離構造の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0445558A true JPH0445558A (ja) | 1992-02-14 |
JP3084047B2 JP3084047B2 (ja) | 2000-09-04 |
Family
ID=15586405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02154536A Expired - Fee Related JP3084047B2 (ja) | 1990-06-12 | 1990-06-12 | 素子分離構造の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3084047B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980060506A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 소자 분리막 형성방법 |
WO1999044223A3 (en) * | 1998-02-27 | 1999-10-28 | Lsi Logic Corp | Process of shallow trench isolating active devices to avoid sub-threshold kinks arising from corner effects without additional processing |
KR20000067398A (ko) * | 1999-04-28 | 2000-11-15 | 김영환 | 반도체 소자의 아이솔레이션 제조방법 |
KR100431995B1 (ko) * | 2002-07-10 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 제조방법 |
JP2007049187A (ja) * | 1997-04-11 | 2007-02-22 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5832430A (ja) * | 1981-08-21 | 1983-02-25 | Toshiba Corp | 半導体装置の製造方法 |
JPS58131747A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
JPS59208744A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-06-12 JP JP02154536A patent/JP3084047B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5832430A (ja) * | 1981-08-21 | 1983-02-25 | Toshiba Corp | 半導体装置の製造方法 |
JPS58131747A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
JPS59208744A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980060506A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 소자 분리막 형성방법 |
JP2007049187A (ja) * | 1997-04-11 | 2007-02-22 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
WO1999044223A3 (en) * | 1998-02-27 | 1999-10-28 | Lsi Logic Corp | Process of shallow trench isolating active devices to avoid sub-threshold kinks arising from corner effects without additional processing |
KR20000067398A (ko) * | 1999-04-28 | 2000-11-15 | 김영환 | 반도체 소자의 아이솔레이션 제조방법 |
KR100431995B1 (ko) * | 2002-07-10 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3084047B2 (ja) | 2000-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3847810B2 (ja) | メサ分離soiトランジスタの製造方法 | |
JPS6340337A (ja) | 集積回路分離法 | |
US20020053709A1 (en) | Semiconductor device and fabrication method thereof | |
JPH0370127A (ja) | 自己整合拡散接合を有する構造の製造方法 | |
JPS58202545A (ja) | 半導体装置の製造方法 | |
JPH0445558A (ja) | 素子分離構造の形成方法 | |
JPH02277253A (ja) | 半導体装置の製造方法 | |
JPH04278534A (ja) | 半導体装置の素子分離方法 | |
JP2955838B2 (ja) | 半導体装置の製造方法 | |
JPH08125010A (ja) | 半導体装置の隔離構造とその製造方法 | |
JPS63188952A (ja) | 半導体装置の製造方法 | |
JPH0729971A (ja) | 半導体装置の製造方法 | |
JPS62274665A (ja) | 半導体装置の製造方法 | |
KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
JPS62145833A (ja) | 半導体装置の製造方法 | |
JPS63260163A (ja) | 半導体記憶装置の製造方法 | |
JPS63228732A (ja) | 半導体装置の製造方法 | |
KR100204022B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
JPH04267336A (ja) | 半導体装置の製造方法 | |
JPS63177561A (ja) | 半導体装置の製造方法 | |
JPS587839A (ja) | 半導体装置の製造方法 | |
JPH0550138B2 (ja) | ||
JPS62298157A (ja) | 半導体装置の製造方法 | |
JPH02252263A (ja) | 半導体装置の製造方法 | |
JPS62216264A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080630 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |