JPS58131747A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58131747A
JPS58131747A JP1282082A JP1282082A JPS58131747A JP S58131747 A JPS58131747 A JP S58131747A JP 1282082 A JP1282082 A JP 1282082A JP 1282082 A JP1282082 A JP 1282082A JP S58131747 A JPS58131747 A JP S58131747A
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JP
Japan
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groove
film
mask material
forming
semiconductor
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Shuichi Kameyama
亀山　周一
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関し、特に、ｒ　ｃ
　、　Ｌｓｌなどの素子間分離技術を改頁した製造方法
に係る。
〔発明の技術的背景とその問題点〕
従来、半導体装置、特に、パイＩ−ラＩＣ。
ＭＯ８ＩＣＣ１１ｉ造における素子間分離方法としては
、ＰＮ接合分離、選択酸化法などが一般的に用いられて
いる。
しかしながら、このような方法には、種々の欠点がある
。九とえはｐｎ接合分離法では、分離拡散部の横方向拡
散が大きいため集積度が低下する。又、選択酸化法では
、フィールド端部での酸化膜のくい込みによるストレス
の増大が、結晶欠陥を生じさせ、しかも、このくい込み
により、ノダターン変換差が大きくなる。このため、か
かる方法では、高集積度化に限界がある。
このようなことから、本出願人は次のような新規な素子
分離方法を既に提案した。たとえは第１図の如く半導体
層１に幅Ｗ１、深さＤＩの垂直あるいは、はぼ垂直な側
面を有する凹型の溝部２を形成する。この場合、溝部２
の深さくＤＩ）と幅（Ｗｌ）の比が比較的小さいと、同
第１図に示されている如く溝部２の幅Ｗ１の半分よりも
充分厚い絶縁膜Ｓを堆積させると、溝部２は徐々に埋込
まれ、絶縁膜３の表面が平坦な状態となる。つづいて絶
縁膜３をエツチングして半導体ノー１の主平面を露出さ
せて、溝部２内に絶縁分＊＊域を形成することが出来る
（図示せず）、シかしながら、この方法において、溝部
深さくＤｌ）を幅（Ｗｌ）に比べてどんどん大きくして
ゆくと（Ｄｘ）Ｄｓ）、第２図に示される如く、溝部２
′の絶縁膜ｓ内に空洞４が生じる。これは、絶縁物の堆
積成分が、必らずしも半導体層主平面に対して垂直な方
向に堆積されるのではなく、半導体層主平面に対して斜
方向の成分があり、この斜方向成分が溝部２′の深い部
分に侵入できず、溝部２′の入口部で堆積されてしまう
ためである。
一方、以下に説明する如くＹ字状の溝部を形成し、ここ
に絶縁材を残存させて素子分離領域を形成する方法が報
告されている。
まず、（１００）面のシリコン半導体層２１上に厚さ約
１０００　Ｘ０８１０．ｊ［ｚ２．３０００Ｘの８１．
Ｎ４ＩＩ　Ｊ　Ｉを堆積し、写真蝕刻法により８１、Ｎ
４膜２１に孔２４を選択的に形成した後、この８１．Ｎ
４膜２３をマスクとしてその下の５ｒ０２膜２２をオー
バーエツチングして該孔２４ｓ・り大きな径の開孔部２
６を形成する（１３図（ａ）図示）。
次いで、５ｔＯ２膜２２をマスクとして露出し次シリコ
ン半導体層２１をＫＯＨ系の異方性エッチャントで工、
チングしてテーパ状の第１の溝部２６を形成する（第３
図（ｂ）図示）、つづいて、８１　ＭＮ４膜２３をマス
クとしてリアクテイプイオンエ、チング法等の異方性工
、チングにより第１の溝部２６底部のシリコン半導体層
２１１に工、チングして第２の溝部２７を形成する（第
３図（・）図示）・ 次いで、８１．Ｎ４膜２３及び８１０２ＭｌｌＩ２２を
除去した後、８１０２等の分離材′ｌＡ２８を第１及び
第２の溝部２６．２７が充分埋まるように堆積する（第
３ｍ＋（ｄ）図示）、つづいて、半導体層ｚ１の主面が
露出するまで分離材膜２８を全面工、テノダして第１　
、Ｍ２Ｃ）１１部２６．２７内に分１１ｉ材２８′を残
存させ素子分離領域２９を形成する（第３図（・）図示
）。
上述した方法によれば第１、第２の溝部２６゜２７によ
りＹ字状をなす溝部を形成で轡るため、分離材膜の堆積
にあたってのステ、！カパーレーソが良好となり、第２
図に示した空洞４が生じない良好な素子分離領＃Ｒ２９
を形成できる。
しかしながら、かかる方法にあっては、次のような欠点
を有する。
■　＠？ノ溝部２Ｇ（Ｄ幅ＡはＳ　ｉ　、Ｎ４膜２３を
マスクとした８１０２膜２２のオーバーエツチングによ
り形成される開孔部２５の幅によって決定されるので、
その工、デング度合による第２の溝ｓ２＃の幅Ａの変動
が生じ易く、ひいては素子分離領域２９の幅制御が困難
となる。
■　前記方法によりＭＯ８ｍ半導体装置の素子分離領域
を形成する場合、第３図（ｂ）に示す如く半導体層２１
の第１の溝部２ｄのテーノ４部は８１、Ｎ４膜２３で覆
われるため、チャンネルカット用の不純物をこの溝部の
テーノぐ部にイオン注入することが困難となる。かかる
チー／量部にチャンネルカット領域を形成するには、第
３図（、）において第２の溝部２１を形成し、Ｓｉ、Ｎ
４膜２３を除去した後開孔部２５を有するＳｔＯ□膜２
２全２２クとしてイオン注入を行なうことによって、チ
ー・ぐ部にチャンネルカット領域を形成できる。
しかし、溝部の底部に吃チャンネルカ、ト領域が形成さ
れ、そのテーパ部のみにチャンネル力、ト領域を形成す
ることはできない。
〔発明の目的〕
本発明はＹ字状の溝部を有する深い素子分離領域を制御
性よく自己整合的に形成し得る半導体装置の製造方法を
提供しようとするものである・ 〔発明の概要〕 以下、本発明を第４図（、）〜（ｈ）を参照して詳細に
説明する。
まず、半導体基板（もしくは半導体層）上に被膜１０２
を堆積する。この被膜としては、例えば厚さ３０００〜
５ｏｏｏＸのシリコン窒化膜等を挙げることができ、場
合によってはリン硅化ガラス膜、がロン硅化ガラス膜等
の低溶融性絶縁膜、史には金属膜等を用いてもよい、ま
た、被膜１０２と半導体基板１０１０関に該被膜より薄
い膜（図示せず）を介在させてもよい、この場合、介在
させる薄い膜としては、飼えは厚さ約５００Ｘのシリコ
ン酸化膜、被膜として約３０００〜５０００Ｘの多結晶
シリコン膜が用いられる。つづいて、マスク被膜１０２
の溝部形成予定部を写真蝕刻法により工、チンダして開
孔部１０３を形成する（＃！４図（、）図示）。
次いで、被膜１０２をマスクとして露出した半導体基板
１０１を工、チングして側面がテーパ状の第１の溝部１
０４を形成する（第４図（−）図示）、この場合、第１
の溝部１０４は側面がテーノ譬状を有する断面逆台形状
をなす場合に限らず、７字形状にしてもよい、なお、必
要に応じて被膜１０２をマスクとして基板１０１と同導
電盟の不純物をイオン注入してもよい。このようなイオ
ン注入によシ第１の溝部１０４のチー／帯状側面にも不
純物領域を形成できる。但し、第１の溝部の底部はその
後の工程により工、チング除去されるため、不純物領域
はテーパ状の側面のみに形成されることになる。
次いで、第１の溝部１０４を含む被膜１０２上に該溝部
１０４の幅の半分より薄い膜厚のマスク材形成用騰膜１
０６を堆積する１１４図（Ｃ）図示）、ここに用いる薄
膜１０６は半導体基板（もしくは半導体層）１０１に対
して選択エツチング性を有する材料、例えばＣＶＤ−８
１０□、多結晶シリコン、金属等を選べばよい。つづい
て、１板１０１主面に対して１直方向に工、チングが進
行する異方性エツチングによシ薄膜１０５の膜厚Ｓ度除
去して第１の溝部１０４のテーパ状の１Ｉ１１ｊに薄膜
を残存させてマスク材１０１１を形成する（第４図（ｄ
）図示）。この時、第１の溝部１０４底面に基板１０１
が露出する。
次いで、被膜１０２及びマスク材１０６を用いて第１の
溝部１０４底面の半導体基板１０１を工、デングして第
２の溝部１０７を形成する（第４図（・）図示）。この
場合、工、チング手段として異方性エツチングを用いれ
ば垂直もしくはは＃′！′垂直に近い側面を有する第２
の溝部１０’１を形成し得る。
次いで、第１の溝部１０４のチー／４状側面に形成した
マスク材１０６を等方性のエツチング轡で除去した後、
第１及び第２の溝部１０４゜１０１を含む被Ｗｌｉ１０
２上に分離材形成膜１０８を第１の溝部１０４０幅の半
分よ）も充分厚い膜厚で堆積する（第４図（ｆ）図示）
、この場合、分離材形成材料はまず第２の溝部１０１を
埋没させ、更に第１の溝部１０４内に空洞を生じること
なく完全に埋没する。かかる分離材形成膜１０ｇの形成
手段としては、例えばＣＶＤ法、ＰＶＤ法勢により絶縁
材料を堆積する方法、半導体層１１を直接酸化して酸化
物で埋没する方法、或いは第１、第２の溝部の側面もし
くは底面に多結晶シリコン等の被酸化物膜を形成し、こ
れを酸化することによりて溝部を埋没する方法、等を採
用し得る。
前記絶縁材料としては、例えば、ＳｔＯ□、８１．Ｎ４
゜或いはＡＪ２０．等を挙げることができ、場合によっ
てはリン硅化ガラス、？ロン硅化ガラス等の低溶融性の
絶縁材料を用いてもよい。なお絶縁材料或いは導電体材
料の堆積に先立りて、半導体層の全体、もしくは、溝部
の少なくとも一部を酸化又は窒化処理して、溝部が寒が
れない程度の酸化膜、又は、窒化膜を形成させてもよい
。
このような方法を併用することによって得られた、素子
分離領域は溝部の半導体基板に接した、緻密性に優れた
酸化膜又は窒化膜と絶縁材料とから構成され、絶縁体材
料のみからなるものに比べて素子分離性能を着しく向上
できる。Ｊｌ！に分離材形成材料の堆積後、その形成膜
の全体もしくは一部の表層に低溶融化物質、例えばがロ
ン、リン、砒素等をドーピングし、熱処理して該形成膜
のドーピングＮ１に溶融するか、或いは前記形成膜の全
体もしくは一部の上に低溶融性絶縁材料、例えば？ロン
硅化ガラス（ＢＳＧ）　、＋７７硅化ガラス（Ｐ２Ｏ）
　、或いは砒素硅化ガラス（ＡｍＳＧ）等を堆積し、こ
の低溶融性絶縁膜を溶融するか、いずれかの処理を施し
てもよい。このような手段を採用することによって、分
離材形成材料の堆積条件によって溝部に対応する部分が
凹状となった場合、その凹状部を堀めて平坦化できる。
次いで、被膜１ｏｘ上の分離材形成材料１０８を該被膜
１０２表面が露出するまで全画工、チングして除去し、
第１、′ｌｓ２、の溝部１０４．１０７及び被ｉ［１０
２の開孔部１０３内に分離材１０９を残存させる（第４
図−）図示）。
ここに用いるエツチング手段としては、例えはｆｆ１式
エッチャント或いはプラズマエνチャントを用いる全画
工、チング法、又はリアクティブイオンエツチング法等
を採用し得る。但し、これらのエッチャントは被Ｊｌ［
Ｊ　Ｏ：ｌに対してエツチング性がないか、もしくは工
、チングの少ないことが望ましい。
次いで、半導体基板１０１上の被膜１０２を溝部１０４
，１０１に埋没し要分離材１０９をエツチングしにくい
エッチャントでエツチングして除去し、基板１０１の主
面から突出した分離材１０１１からなる素子分離領域１
１０が形成される（第４図（ｈ）図示）、なお、分離材
１０９の突出部の側面は垂直或いはほぼ垂直に近い形状
となる。
しかして、本発明方法によれは自己整合的にテーノｆ付
のＹ字状溝部を形成でき、かつＹ字状溝部のチー／ｌの
開口部をオーバーエツチングなどの手法を用いないで、
喪好に制御でき、ひいては高精度、黴細な素子分離領域
を有する半導体装置を得ることができる。また、溝部の
テーノｑ状をなす側面、底面に対して任意にチャンネル
カット領域を形成できる。
また、第４図（ｈ）に示すように素子分離領域１−０が
半導体基板（もしくは半導体層）主面から突出した形状
にすれば、この部分に素子分離領域に接する不純物領域
を形成しても、該不純物領域と基板との接合が表面に露
出することはないため、接合の特性悪化等を防止できる
。
すなわち、第５図の如く素子分離領域ｘｘｃｌに接して
不純物領域１１１Ｍ、　１１　Ｉｓを形成した場合、そ
の分離材１０９′の頭部が基板１０１表面より下方に位
置していると、その素子分離領域１１０′境界ての不純
物領域１１ハ、　１１１゜の接合深さが浅くなり、金属
電極を形成した場合、接合の短絡を生じる。シ友がって
第４図（ｈ）の如く分離材１０ｇを基板１０１の表面か
ら突出した素子分離領域１１０は接合の短絡防止等にお
いて有効である。
さらに、本発明方法は前述した第４図（ｈ）図示の如く
突出した分離材１０９を有する素子分離領域１１０の形
成後、次のような工程を付加することにより、更に基板
（もしくは半導体層）に形成された腋素子分離領域１１
０と接する不純物領域の接合の短絡を防止できる。即ち
、第６図（ａ）に示す如く素子分離領域１１０１Ｃ＠す
る不純物領域１１ハ、１１１．を形成した後、全面に酸
化層又は窒化膜などの絶縁膜１１２を堆積する１次いで
、ＲＩＥ等の真方性工、チンダを施して素子分離領域１
１０の分離材１０９の突出部側面に絶縁膜１１２′を残
存させて不純物領域１１１１ｅｌｌＪｓ　　と素子分離
領域１１０とが接する部分を覆う（第６図（ｂ）図示）
。
〔発明の実施例〕
本発明をｎチャンネルＭＯＢＬＳＩに適用した例につい
て第７図（、）〜（ｈ）を参照して説明する。
（１）まず、ｐｌｉシリコン基板２０１上の全面にシリ
コン窒化膜２０１を堆積した後、該シリコン窒化膜の濤
部形成予定部をリアクティブイオンエツチング法を用い
たフォトエツチング技術によシ除去して開孔部７０３を
形成し九（第７図（ａ）図示）、つづいて、該窒化膜２
０２をマスクとして露出したシリコン基板ＪＯＪをＫＯ
Ｈ系の工、テヤントで異方性工、チングして側面がチー
・ｆ状の断面逆台形状をなす第１の溝部２０４を形成し
た後、窒化膜２０２をマスクとして第１の溝部２０４内
にメロンをイオン注入し、活性化して該溝部２０４のテ
ーノ臂状の側面及び底面にｐｍのチャンネルカット領域
２０５を形成した（第７図（ｂ）図示）。
（ｉｔ）　　次いで、全面にマスク材形成用薄膜として
のＣＶＤ−８１０□膜ｓａｇを第１１２）溝部１０４が
塞がらない程度に堆積した（第７図（＠）図示）、つづ
いて、基板２１の主面に対して垂直な方向性をもつＲＩ
ＥによってＣＶＤ−８１０□膜２０６をエツチング・し
た、この時、第１の溝部２０４のチー／ｆ状側面及び窒
化膜２０２の開孔部２ｏｓ内にＣＷＴ）　−５ｉＯ２（
マｘり材）２０１が残存しり、マた、第１の溝部２０４
の底面の基板１０１（チャンネルカット領域２０５）が
露出した（第７図（ｄ）図示）の （１１０次いで、シリコン窒化膜２０２及び残存ＣＶＤ
−８ｉＯ□２０ｆ／をマスクとして第１の溝部２０４底
面の基板２０１ｔ−エツチングして帛２の鍔部２０８を
形成した（第７図（・）図示）。なお、この工程によシ
第１の溝部２０４底面のチャンネルカット領域２０５が
除去され同溝部２０４のチー／４状側面のみにチャンネ
ルカット領域２０５が残−）た。
翰　次いで、７ツ化アンモニクム醇で残存ＣＶＤ　−８
１０，ｊ　ＯＦを除去した後、第１、第２の溝部２０４
．：２０ｇを含むシリコン窒化膜２０１上に第１の溝部
２０４の開口幅よｐも充分厚い膜厚で分離材形成膜とし
てのｃｖＤ−ｓｔｏ２膜２０膜管０９し九（第７図（１
）図示）、つづいて、このＢｉＯ２１１４ｚｏｙをシリ
コン窒化膜２０２が露出する壕で全面エツチングして＠
１、第２の溝部１０４．１０８内及びシリコン窒化膜２
０２の開孔部２０１内にＣＶＤ　−１１１０２を残存さ
せた彼、シリコン窒化膜２０２をプラズマエツチング法
等によｐ除去して基板２０１表面から突出し九〇ＶＤ−
８１０□からなる分離材２１０を有する素子分離領域２
１１を形成した（第７図−図示）。
（ｖ）　　次いで、素子分離領域２１１で分離された島
状のシリコン基板２０１の領域に熱酸化膜を成長させ、
更に全面に砒素ドーグ多結晶シリコン膜を堆積した後、
これをパターニングして複数のゲート電極２１２・・・
を形成した。つづいて、ダート電極２１２・・・をマス
クとして熱酸化膜をエツチングしてゲート酸化膜２１３
・・・を形成した後、低温で熱酸化して砒素ドーグ多結
晶シリコンからなるゲート電ＩＩ、？　１　ｊ・・・周
囲に厚い酸化膜２１４・・・、露出した基板ｚｏ１表面
に薄い酸化膜（図示せず）を成長させ良、ひきつづき、
薄い酸化膜を除去してコンタクトホールと不純物導入窓
を兼ねる開口２１ｊ・・・管形成した後、素子分離領域
２１１及びダート電極２１２・・・をマスクとして１１
盟不純物、例えば砒素をイオン注入し、活性化して基板
２０１にソース、ドレインとなるｎ型領域２１６・・・
を形成してｎチャンネルＭＯ８Ｌ８１を製造した（第７
図（ｈ）図示）。
しかして、本実論告によれば次に列挙する種々の効果を
有する。
（１）素子分離領域ＪＪＪとなる溝部が側面がチーツヤ
状の第１の溝部２０４と、この溝部２０４の側面に残存
したｃｖｐ−ｓｔｏ□２０１をマスクとしてエツチング
形成された第２の溝部２０８と、からなる、つまシ開ロ
側の面積が広く、内部の面一が狭い溝部を形成できるた
め、この溝部に分離材形成膜を堆積する際、溝部内に空
洞が生じるのを防止でき、ひｉては溝部内に分離材を残
存させることによりて信頼性、絶縁耐圧の優れた素子分
離領域２１１を形成できる。
（２）素子分離領域２１１０面積はシリコン基板２０１
に設け′ｆｉｃ第１の溝部２０４で主に決定され、かつ
該溝部２０４は開孔部２ｏｓを有するシリコン窒化膜２
０２をマスクとした工、チンダにより精度よく形成され
るため溝部の面積を縮小化することによって容易に所期
目的の微細な素子分離領域、２１１を形成でき、高集積
度のＭＯＢＬ８１を得ることができる。
（３）素子分離領域２１１の深さは、面積に関係なくシ
リコン基板２０１に設は九＠１０擲部２０４と第２の溝
部２０８の深さで決オる九め、その深さを任意に選択す
ることが可能であると共に、素子間の電流リーク勢を素
子分離領域Ｊ　Ｊ　Ｊ４１−１の溝部７ｏ４のテーノ譬
−状側面に形成したＰ＋鑞のチャンネルカット領域２ｅ
ｓて確実に田土でき、高性能のＭＯ８Ｌ８Ｉを得ること
ができる。
（４）前記第１の溝部１０４の形成後、このマスクとな
るシリコン窒化膜２０２を用いてＩロン等の不純物をイ
オン注入することによシ腋溝部２０４のチー・譬−状の
側面ＫＰ”ｌｌのチャンネルカット領域２０５を簡単に
形成できる。
（５Ｊ　　＊子分離領域２１１の分離材１１０を基板２
０１ｐ面から突出すれば、該分離材２１０近傍のソース
、ドレインとしての♂鳳領域２１６・・・の接合が基板
２０１表面に霧出するのを阻止でき、ひいてはソース、
ドレインの取出し配線を形成した際の＃接合の短絡を防
止てきる九め、高信頼性のＭＯｇＩＪＩを得ることがで
きる。
なお、本発明方法で形成される第１、第２の溝部からな
る１字状の溝部は素子分離領域の形成のみならず、電極
取出し用０開孔部としても利用できる。
ｔ７’ｔ、本発明に係る半導体装置の製造方法は、上記
実施例の如く１チャンネルＭＯ８Ｌ８Ｉの製造のみに＠
らず、・ぐイ／　−？　Ｌ８１　、　　Ｉ２Ｌ或いはｐ
チャンネルＩＪＩ　、ＣＭＯ８ＩＪＩ等にも同様に適用
できる。
〔発明の効果〕
以上詳述した如く、本発１ｊ！によれは半導体基板もし
くは半導体層にＹ字状篩部を高精度でかつ自己整合的に
形成でき、この溝部に分離材を残存させることにより＃
１部内に空洞の存在しない任意かつ微細な素子分離領域
を形成でき、もって高集積度、高信頼性で高性能の半導
体装置を製造できるＩＩＩＩ顕著な効果を有する。
【図面の簡単な説明】
１１１図は本出願人が既に提案した方法にょシ形成され
曳浅い素子分離領域を示す断面図、第２図は同方法によ
シ形成され良深い素子分離領域を示す断面図、第３図（
ａ）〜（・）は従来の素子分離領域の形成工程を示す断
面図、第４図（、）〜（ｈ）は本発明の素子分離領域の
形成工程を示す断面図、第５図は素子分離領域の分離材
の頭部が半導体基板表面より下方に陥没し友場合の問題
点を説明するための断面図、第６図（、）　、　（ｂ）
は本発明の変形例である素子分離領域の形成工程を示す
断面図、第７図（１）〜（ｋ）は本発明の実施例におけ
るＭＯ８Ｌ８１の製造工程を示す断面図である。 １０１・・・半導体基板、１０２・・・被膜、１０Ｓ。 ２０３・・・開孔部、１０４．２０４・・・第１の溝部
、１０５・・・マスク材形成用薄膜、１０６・・・マス
ク材、ＪＯ’ｌ、２０Ｂ・・・第２の溝部、１０９゜２
１０・・・分離材、１１０，２１１・・・素子分離領域
、２０１・・・Ｐ！ｌｉシリコン基板、２０２・・・シ
リコン輩化膜、２０５・・・ｐ＋製チャンネルカット領
域、２１２・・・ダート電極、２１６・・・ｍＭｌｉ領
域。 出顯人代理人　　弁理士　鈴　江　武　門弟１図　　　
　　第２図 第３図 （ａ）　　　　　　　　（ｂ） 第４図 （ａ）　　　　　　　　　　　　（ｂ）−ｃ）　　　　
　　　　　　　　　（ｄ）１０１　　　　　　　　　　
　　　　　　１０１第４図 第７図 第７図 ＪＲ７図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板もしくは半導体層に側面がチー・９状の
    第１の溝部を選択的に形成する工程と、この第１の溝部
    の内側面にマスク材を選択的に残置させる工程と、前記
    マスク材管用いて第１の溝部底面を工、チングして第２
    の溝部を形成する工程とを具備したことを特徴とする半
    ４様装置の製造方法。 ２、半導体基板もしくは半導体層に別のマスク材を形成
    し、このマスク材を用いて半導体層を工、チングするこ
    とによυ側面がチー／臂状の第１の溝部を形成すること
    を特徴とする特許請求の範囲ｇｔ項記載の半導体装置の
    製造方法。 ３、　第１の溝部の内側面にマスク材を形成する工程を
    、第１の溝部を含む半導体基板もしくは半導体１−上に
    マスク材形成用被膜を堆積し、この被膜を半導体基板も
    しくは半導体層に対して喬直な方向に異方性エツチング
    することにより行なうことを特徴とする特許請求の範囲
    第１項又は第２項記載の半導体装置の製造方法。 ４、第１の溝部の内側面にマスク材を形成する工程を、
    第１の溝部を含む半導体基板もしくは半導体層上に別の
    マスク材を介してマスク材形成用被膜を堆積し、この被
    膜を半導体基板もしくは半導体層の主面に対して垂直な
    方向に異方性エツチングすることによって行なうことを
    特徴とする特許請求の範囲第２項記載の半導体装置の製
    造方法。 ５、　マスク材の除去後、第１１第２の溝部内に分離材
    を残存させることを特徴とする特許請求の範囲第１項記
    載の半導体装置の製造方法。 ６、マスク材の除去後、半導体基板もしくは半導体層の
    第１、第２の溝部及び咳基板もしくは半導体層上の別の
    マスク材の開孔部内に分離材を残存させることを特徴と
    する特許請求の範囲第２項記載の半導体装置の製造方法
    。 ７、分離材を第１．第２の溝部内及び半導体基板もしく
    は半導体層上の別のマスク材の開孔部内に残存させた後
    、別のマスク材を除去し、更に半導体基板もしくは半導
    体層の主面から突出し九分離材の側面に別の分離材を残
    存させることを特徴とする特許請求の範囲第１項記載の
    半導体装置の製造方法。 ８、分離材を第１、第２の溝部内に残存させる前に、少
    なくとも溝部の一部を酸化もしくは窒化処理して酸化膜
    又は窒化膜を形成することを特徴とする特許請求の範囲
    第１項、第１項又は第φ項記載の半導体装置の製造方法
    。 ９、　第２の溝部を形成後、マスク材を残存させた状態
    で蚊溝部底面に不純物をドーピングすることを特徴とす
    る特許請求の範囲第１項記載の半導体装置の製造方法。 １０、第１ｏ縛部を形成し、この溝部の内側面にマスク
    材を形成した後、マスク材を用いて第１の溝部底面をエ
    ツチングして第２の溝部を形成する工程を、繰り返すこ
    とによって多段形状の溝部を形成することを特徴とする
    特許請求の範囲第１項記載の半導体装置の製造方法。
JP1282082A 1981-08-21 1982-01-29 半導体装置の製造方法 Pending JPS58131747A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0445558A (ja) * 1990-06-12 1992-02-14 Mitsubishi Electric Corp 素子分離構造の形成方法
KR100232522B1 (ko) * 1997-02-11 1999-12-01 김영환 반도체장치의 소자격리막 형성방법
KR20010056824A (ko) * 1999-12-17 2001-07-04 박종섭 반도체장치의 소자격리방법
JP2009541979A (ja) * 2006-06-21 2009-11-26 インターナショナル・ビジネス・マシーンズ・コーポレーション デュアル・シャロー・トレンチ分離及び低いベース抵抗を有するバイポーラ・トランジスタ

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JP2009541979A (ja) * 2006-06-21 2009-11-26 インターナショナル・ビジネス・マシーンズ・コーポレーション デュアル・シャロー・トレンチ分離及び低いベース抵抗を有するバイポーラ・トランジスタ

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