JPS6219061B2 - - Google Patents
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に相
補型半導体装置のウエル領域と基板との分離製造
工程に適用して最適な方法に関する。
補型半導体装置のウエル領域と基板との分離製造
工程に適用して最適な方法に関する。
従来、同一半導体基板上にＰチヤンネルトラン
ジスタとＮチヤンネルトランジスタを有する半導
体装置、MOSデバイスであれば、CMOS（バイ
ポーラデバイスであればnpnトランジスタとpnp
トランジスタを有するバイポーラ）はその一方が
半導体基板内に形成されれば、他方は半導体基板
内の反対導電型領域（通常ウエル領域）に形成さ
れ、各々のトランジスタはウエル領域と基板を境
界として分離されている。
ジスタとＮチヤンネルトランジスタを有する半導
体装置、MOSデバイスであれば、CMOS（バイ
ポーラデバイスであればnpnトランジスタとpnp
トランジスタを有するバイポーラ）はその一方が
半導体基板内に形成されれば、他方は半導体基板
内の反対導電型領域（通常ウエル領域）に形成さ
れ、各々のトランジスタはウエル領域と基板を境
界として分離されている。
しかしCMOSトランジスタで言えば同一の基板
上にＰ型MOSFETとＮ型MOSFETが存在するこ
とがら、寄生サイリスタのターンオン現像（いわ
ゆるラツチアツプ現象）さらには種々のブレーク
ダウン現象などの不良モードがあり、この不良モ
ード対策としてＰ型MOSFETとＮ型MOSFETの
距離の縮少には厳しい条件が与えられ、その結果
距離余裕は広くとらざるをえない。そして、この
距離を狭くするためには、絶縁層を境界領域に形
成する方法が優れていることが分つてきている。
上にＰ型MOSFETとＮ型MOSFETが存在するこ
とがら、寄生サイリスタのターンオン現像（いわ
ゆるラツチアツプ現象）さらには種々のブレーク
ダウン現象などの不良モードがあり、この不良モ
ード対策としてＰ型MOSFETとＮ型MOSFETの
距離の縮少には厳しい条件が与えられ、その結果
距離余裕は広くとらざるをえない。そして、この
距離を狭くするためには、絶縁層を境界領域に形
成する方法が優れていることが分つてきている。
従来、この絶縁領域（素子分離領域）を形成す
る工程は、一般的にフオトレジスト工程により所
望の領域に基板に対して反対導電型不純物を注入
し、熱処理によりある深さ（一例；〜５μｍ）ま
で拡散し、基板内に反対導電型不純物領域（ウエ
ル）を形成する工程と、フオトレジスト工程を再
度用いて、基板とウエル領域の境界に素子分離領
域（例えば絶縁層）を形成する工程とからなる。
る工程は、一般的にフオトレジスト工程により所
望の領域に基板に対して反対導電型不純物を注入
し、熱処理によりある深さ（一例；〜５μｍ）ま
で拡散し、基板内に反対導電型不純物領域（ウエ
ル）を形成する工程と、フオトレジスト工程を再
度用いて、基板とウエル領域の境界に素子分離領
域（例えば絶縁層）を形成する工程とからなる。
しかしこの従来方法は２度のフオトレジスト工
程（PEP）の合せずれ（〜0.5μｍ）があり、微
細化の障害になると、２度のPEPが必要なこと、
また不純物の拡散を前もつて正確に知つていなけ
ればならないことなどの欠点を有している。
程（PEP）の合せずれ（〜0.5μｍ）があり、微
細化の障害になると、２度のPEPが必要なこと、
また不純物の拡散を前もつて正確に知つていなけ
ればならないことなどの欠点を有している。
本発明は上記欠点に鑑みウエルと基板間に素子
分離領域を形成するに際し、ウエルの拡散を行な
う前に素子分離領域を形成することによりウエル
の横方向の拡散をなくし、かつウエルと基板との
境界にセルフアラインに任意の形状の絶縁層から
なる素子分離領域を形成でき、さらに素子分離領
域の形成とウエルの形成を一回のフオトレジスト
工程により行ないうる半導体装置の製造方法に関
するものである。
分離領域を形成するに際し、ウエルの拡散を行な
う前に素子分離領域を形成することによりウエル
の横方向の拡散をなくし、かつウエルと基板との
境界にセルフアラインに任意の形状の絶縁層から
なる素子分離領域を形成でき、さらに素子分離領
域の形成とウエルの形成を一回のフオトレジスト
工程により行ないうる半導体装置の製造方法に関
するものである。
以下図面を用いて本発明の一実施例を説明す
る。この実施例においてはｎ型シリコン基板にｐ
型領域（ｐ−ウエル）を有する構造を用いて説明
する。
る。この実施例においてはｎ型シリコン基板にｐ
型領域（ｐ−ウエル）を有する構造を用いて説明
する。
基板例えばシリコン基板１上に絶縁層２、例え
ばシリコン窒化膜或いはシリコン酸化膜を形成す
る。例えば熱酸化法により得られたシリコン酸化
膜２を形成する。その後全面に膜を形成する。こ
の膜としては多結晶シリコン、シリコン窒化膜、
またアルミニウム、モリブデン、タンタルなどの
金属、さらにシリサイドなどの金属間化合物など
が可能である。例えば多結晶シリコン３を用い
る。上記多結晶シリコン表面の所望の場所（最終
的にＰ型ウエル形成予定領域以外の領域）に既知
のフオトリソグラフイー技術によりレジストを形
成し、そのフオトレジストをマスクとして既知の
エツチング法（例えばReactive Ion Etching法；
異方性のエツチング法）により多結晶シリコンを
エツチングし、第１図の如く多結晶シリコンパタ
ーン３を形成する。このパターンは、半導体基板
の主面に対し、断面が垂直もしくは逆テーパの側
面を有する。
ばシリコン窒化膜或いはシリコン酸化膜を形成す
る。例えば熱酸化法により得られたシリコン酸化
膜２を形成する。その後全面に膜を形成する。こ
の膜としては多結晶シリコン、シリコン窒化膜、
またアルミニウム、モリブデン、タンタルなどの
金属、さらにシリサイドなどの金属間化合物など
が可能である。例えば多結晶シリコン３を用い
る。上記多結晶シリコン表面の所望の場所（最終
的にＰ型ウエル形成予定領域以外の領域）に既知
のフオトリソグラフイー技術によりレジストを形
成し、そのフオトレジストをマスクとして既知の
エツチング法（例えばReactive Ion Etching法；
異方性のエツチング法）により多結晶シリコンを
エツチングし、第１図の如く多結晶シリコンパタ
ーン３を形成する。このパターンは、半導体基板
の主面に対し、断面が垂直もしくは逆テーパの側
面を有する。
しかる後、多結晶シリコンパターン３表面に絶
縁層を形成する。本実施例ではシリコン酸化膜４
と、膜厚が前記シリコン酸化膜２より薄く形成す
る。また形成法としては熱酸化法もしくは既知の
CVD（Chemical、Vapour Deposition法）法が
可能である。引き続きシリコン基板１にＰ型不純
物（例えばリン、アンチモン、ヒ素など）を注入
し、第１図のように注入層５を形成する。その後
既知の膜形成方法（具体例としてはCVD法、ス
パツタ法、蒸着法などが考えられる）によりシリ
コンを堆積する。シリコンとしては多結晶シリコ
ン、非晶質シリコンいずれも用いることが出来
る。本実施例では多結晶シリコンを用いて説明を
行なう。膜の被着条件は、少なくとも前述のパタ
ーン側面のシリコン酸化膜６近傍を除く領域には
被着することである。引き続き基板面全面もしく
は一部の多結晶シリコン７に高濃度のボロン（濃
度としては、〜５×1019cm-3以上が望ましい）を
イオン注入する。第２図はその時点での断面図で
ある。多結晶シリコンの側面領域９を除く領域の
多結晶シリコン８のボロンの濃度は〜５×1019cm
-3となり、また側面領域９は〜１×1019cm-3以下
となることが望ましい。ボロンの注入は、基板に
対し、本実施例では垂直方向から行うのが望まし
い。ボロンは、KOHエツチングとの関係で選択
されたが、他のエツチング液に対する選択性を有
するごとく、打込イオンの選択を行なえる。
縁層を形成する。本実施例ではシリコン酸化膜４
と、膜厚が前記シリコン酸化膜２より薄く形成す
る。また形成法としては熱酸化法もしくは既知の
CVD（Chemical、Vapour Deposition法）法が
可能である。引き続きシリコン基板１にＰ型不純
物（例えばリン、アンチモン、ヒ素など）を注入
し、第１図のように注入層５を形成する。その後
既知の膜形成方法（具体例としてはCVD法、ス
パツタ法、蒸着法などが考えられる）によりシリ
コンを堆積する。シリコンとしては多結晶シリコ
ン、非晶質シリコンいずれも用いることが出来
る。本実施例では多結晶シリコンを用いて説明を
行なう。膜の被着条件は、少なくとも前述のパタ
ーン側面のシリコン酸化膜６近傍を除く領域には
被着することである。引き続き基板面全面もしく
は一部の多結晶シリコン７に高濃度のボロン（濃
度としては、〜５×1019cm-3以上が望ましい）を
イオン注入する。第２図はその時点での断面図で
ある。多結晶シリコンの側面領域９を除く領域の
多結晶シリコン８のボロンの濃度は〜５×1019cm
-3となり、また側面領域９は〜１×1019cm-3以下
となることが望ましい。ボロンの注入は、基板に
対し、本実施例では垂直方向から行うのが望まし
い。ボロンは、KOHエツチングとの関係で選択
されたが、他のエツチング液に対する選択性を有
するごとく、打込イオンの選択を行なえる。
その後、KOHを含むエツチング溶液を用い多
結晶シリコン７をエツチングする。この時ボロン
の濃度の高い領域よりも低い領域がより早くエツ
チングされることから、第３図の如くシリコン酸
化膜６が側面全面、もしくは一部が露出される。
引き続き既知のエツチング法により側面のシリコ
ン酸化膜６をエツチングする。さらにシリコン酸
化膜６がエツチングされたことから開いた孔から
前記シリコン酸化膜２をシリコン基板１の一部が
露出するまでエツチングする。第４図はその時点
の断面図である。
結晶シリコン７をエツチングする。この時ボロン
の濃度の高い領域よりも低い領域がより早くエツ
チングされることから、第３図の如くシリコン酸
化膜６が側面全面、もしくは一部が露出される。
引き続き既知のエツチング法により側面のシリコ
ン酸化膜６をエツチングする。さらにシリコン酸
化膜６がエツチングされたことから開いた孔から
前記シリコン酸化膜２をシリコン基板１の一部が
露出するまでエツチングする。第４図はその時点
の断面図である。
次に多結晶シリコン８、シリコン酸化膜４、多
結晶シリコン３をエツチングする。多結晶シリコ
ン３のエツチング法としては異方性のエツチング
法（RIE法）がある。第５図はこの時点での断面
図である。シリコン基板１は、第４図の多結晶シ
リコンのエツチングの際にエツチングされ図の如
く、エツチング溝１０を形成している。また他の
領域表面はシリコン酸化膜２により覆われてい
る。
結晶シリコン３をエツチングする。多結晶シリコ
ン３のエツチング法としては異方性のエツチング
法（RIE法）がある。第５図はこの時点での断面
図である。シリコン基板１は、第４図の多結晶シ
リコンのエツチングの際にエツチングされ図の如
く、エツチング溝１０を形成している。また他の
領域表面はシリコン酸化膜２により覆われてい
る。
次にシリコン酸化膜２をマスクとして溝１０を
エツチングして所望の深さとする。深さはウエル
の深さ相当に選択される。溝１０を深く形成した
後に溝１０に絶縁層を形成する。その方法の一例
としては熱酸化がある。また別法としてはCVD
法による絶縁膜（SiO2、SiNなど）埋め込み等に
よる方法がある。
エツチングして所望の深さとする。深さはウエル
の深さ相当に選択される。溝１０を深く形成した
後に溝１０に絶縁層を形成する。その方法の一例
としては熱酸化がある。また別法としてはCVD
法による絶縁膜（SiO2、SiNなど）埋め込み等に
よる方法がある。
以下の工程は従来のCMOSの製造方法と同一
で、ウエル領域の不純物注入層５の拡散によるウ
エル形成工程である。第６図にその時点での断面
図を示す。シリコン基板内のＰ型ウエル領域１２
とＮ型シリコン基板領域１３が絶縁層領域１１に
より分離されている。
で、ウエル領域の不純物注入層５の拡散によるウ
エル形成工程である。第６図にその時点での断面
図を示す。シリコン基板内のＰ型ウエル領域１２
とＮ型シリコン基板領域１３が絶縁層領域１１に
より分離されている。
以下従来のCMOS工程に従いＰ型ウエル領域１
２にはＮ型MOSトランジスタをＮ型基板領域に
はＰ型MOSトランジスタを形成し、CMOS装置
を形成する。勿論、上記実施例は、Ｐ型基板とＮ
型ウエルの組み合せに対しても可能である。
２にはＮ型MOSトランジスタをＮ型基板領域に
はＰ型MOSトランジスタを形成し、CMOS装置
を形成する。勿論、上記実施例は、Ｐ型基板とＮ
型ウエルの組み合せに対しても可能である。
又、多結晶シリコンにボロンインプラ後ボロン
の活性化のために熱処理を加えてもよい。又、さ
らに上記ボロンインプラ工程の前に、多結晶シリ
コン７の表面に薄い絶縁層を形成してもよい。
の活性化のために熱処理を加えてもよい。又、さ
らに上記ボロンインプラ工程の前に、多結晶シリ
コン７の表面に薄い絶縁層を形成してもよい。
また上記ボロン注入量は多結晶シリコン７の濃
度が〜５×1019cm-3以上とならない条件でも選択
性を有する限り可能である。
度が〜５×1019cm-3以上とならない条件でも選択
性を有する限り可能である。
本実施例によれば従来２度のフオトリソグラフ
イ工程を用したが一度でできるようになる。又、
ウエルと基板の境界にセルフアラインに素子分離
領域を形成できる。又、ウエルの不純物の横方向
の拡散を実質的に零にできる。又、素子分離領域
の巾、深さ、形状を自由に変えることができる。
又、Ｎ型MOSトランジスタとＰ型MOSトランジ
スタの距離が縮まり微細化が可能となる。又、
CMOS特有のラツチアツプに代表される不良モー
ドを防ぐことができる等の効果が得られる。
イ工程を用したが一度でできるようになる。又、
ウエルと基板の境界にセルフアラインに素子分離
領域を形成できる。又、ウエルの不純物の横方向
の拡散を実質的に零にできる。又、素子分離領域
の巾、深さ、形状を自由に変えることができる。
又、Ｎ型MOSトランジスタとＰ型MOSトランジ
スタの距離が縮まり微細化が可能となる。又、
CMOS特有のラツチアツプに代表される不良モー
ドを防ぐことができる等の効果が得られる。
次に本発明の第２の実施例を説明する。この実
施例においてはｎ型シリコン基板にｐ型領域を有
する構造を用いて説明する。ｎ型シリコン基板１
０１上に絶縁層１０２例えばシリコン窒化膜、シ
リコン酸化膜を形成する。以下例として既知の熱
酸化により得られたシリコン酸化膜１０２を用い
た例をとる。その後全面に膜を形成する。この膜
としては多結晶シリコン、シリコン窒化膜他、ア
ルミニウム、モリブデン、タンタルなどの金属及
びシリサイドなどが可能である。以下例として多
結晶シリコンを用いる。多結晶シリコン表面の所
望の場所（最終的にＰ型ウエル形成予定領域以外
の領域）に既知のフオトリソグラフイー技術によ
りレジストを形成し、そのフオトレジストをマス
クとして既知の異方性エツチング法（例えば
Reactive Ion Etching法）により多結晶シリコン
をエツチングし第７図の如く多結晶シリコン１０
３を形成する。しかる後、多結晶シリコン１０３
表面に絶縁層を形成する。本実施例ではシリコン
酸化膜１０４を用いる。膜厚はシリコン酸化膜１
０２より薄いことを特徴とする。また形成法とし
ては熱酸化法もしくは既知のCVD法（Chemical
Vapour Deposition法）がよい。しかる後シリコ
ン基板１にＰ型不純物（例えばリン、アンチモ
ン、ヒ素など）を注入第１図のように注入層１０
５を形成する。引き続き異方性の膜形成方法（膜
形成において、粒子がシリコン基板に垂直に飛
来、堆積することを特徴とする膜堆積法、例えば
スパツタ法、蒸着法、最も望ましい方法として直
線性のよいイオンビームスパツタ法などがある）
により膜１０７を堆積する。膜１０７の材料とし
ては上記膜形成法が可能で、シリコン酸化膜１０
４，１０６のエツチングでマスクとなり得る材
料、例えば多結晶シリコン、シリコン窒化膜、金
属（モリブデン、タングステン、タンタル、アル
ミニウムなど）、シリサイドなどの金属間化合物
などが可能である。以下例として多結晶シリコン
を用いる。堆積状態は第８図のように、シリコン
酸化膜１０４の側面領域１０６の全面、もしくは
一部に多結晶シリコン１０７が付着していないこ
とを条件とし、もし付着していない領域が少ない
ときは除去できるまで既知の方法でエツチングす
る。（例えばエツチング溶液を用いたウエツト
法、等方性のプラズマエツチング法）。しかる
後、既知のエツチング法によりシリコン酸化膜１
０４の側面領域１０６を、さらに連続してそのエ
ツチング領域１０６を窓として、側面領域１０６
の下領域のシリコン酸化膜１０２をエツチングす
る。そして既知のエツチング法で多結晶シリコン
膜１０７をさらに多結晶シリコンに覆われていた
シリコン酸化膜１０４をエツチングする。この時
点での状態図は第９図である。この図の如く多結
晶シリコン１０３の近傍１０８を除く領域は全て
シリコン基板１０１はシリコン酸化膜１０２によ
り覆われている。その後異方性のエツチング法
（RIE法）によりシリコン基板１をエツチングで
第１０図の如く深く溝１０９を形成する。しかる
後、断面図は第１０図の如くなる。引き続き溝１
０９を既知のCVD法により絶縁膜を埋没させる
か、もしくは熱酸化法によりシリコン酸化膜を埋
める。その後表面の平坦化を行ない後半導体基板
を露出させ以下従来のCMOSの製造方法に従い注
入領域５の不純物を熱拡散しＰ型ウエル１１０
（ｎ型基板中のｐ型領域）を形成、しかる後断面
積は第１１図の如くｎ型シリコン基板１０１の所
定のＰ型ウエル領域とｎ型領域がシリコン酸化膜
１１２により分離された状況となる。以下同様に
従来の製造方法に従がいCMOSを形成する。
施例においてはｎ型シリコン基板にｐ型領域を有
する構造を用いて説明する。ｎ型シリコン基板１
０１上に絶縁層１０２例えばシリコン窒化膜、シ
リコン酸化膜を形成する。以下例として既知の熱
酸化により得られたシリコン酸化膜１０２を用い
た例をとる。その後全面に膜を形成する。この膜
としては多結晶シリコン、シリコン窒化膜他、ア
ルミニウム、モリブデン、タンタルなどの金属及
びシリサイドなどが可能である。以下例として多
結晶シリコンを用いる。多結晶シリコン表面の所
望の場所（最終的にＰ型ウエル形成予定領域以外
の領域）に既知のフオトリソグラフイー技術によ
りレジストを形成し、そのフオトレジストをマス
クとして既知の異方性エツチング法（例えば
Reactive Ion Etching法）により多結晶シリコン
をエツチングし第７図の如く多結晶シリコン１０
３を形成する。しかる後、多結晶シリコン１０３
表面に絶縁層を形成する。本実施例ではシリコン
酸化膜１０４を用いる。膜厚はシリコン酸化膜１
０２より薄いことを特徴とする。また形成法とし
ては熱酸化法もしくは既知のCVD法（Chemical
Vapour Deposition法）がよい。しかる後シリコ
ン基板１にＰ型不純物（例えばリン、アンチモ
ン、ヒ素など）を注入第１図のように注入層１０
５を形成する。引き続き異方性の膜形成方法（膜
形成において、粒子がシリコン基板に垂直に飛
来、堆積することを特徴とする膜堆積法、例えば
スパツタ法、蒸着法、最も望ましい方法として直
線性のよいイオンビームスパツタ法などがある）
により膜１０７を堆積する。膜１０７の材料とし
ては上記膜形成法が可能で、シリコン酸化膜１０
４，１０６のエツチングでマスクとなり得る材
料、例えば多結晶シリコン、シリコン窒化膜、金
属（モリブデン、タングステン、タンタル、アル
ミニウムなど）、シリサイドなどの金属間化合物
などが可能である。以下例として多結晶シリコン
を用いる。堆積状態は第８図のように、シリコン
酸化膜１０４の側面領域１０６の全面、もしくは
一部に多結晶シリコン１０７が付着していないこ
とを条件とし、もし付着していない領域が少ない
ときは除去できるまで既知の方法でエツチングす
る。（例えばエツチング溶液を用いたウエツト
法、等方性のプラズマエツチング法）。しかる
後、既知のエツチング法によりシリコン酸化膜１
０４の側面領域１０６を、さらに連続してそのエ
ツチング領域１０６を窓として、側面領域１０６
の下領域のシリコン酸化膜１０２をエツチングす
る。そして既知のエツチング法で多結晶シリコン
膜１０７をさらに多結晶シリコンに覆われていた
シリコン酸化膜１０４をエツチングする。この時
点での状態図は第９図である。この図の如く多結
晶シリコン１０３の近傍１０８を除く領域は全て
シリコン基板１０１はシリコン酸化膜１０２によ
り覆われている。その後異方性のエツチング法
（RIE法）によりシリコン基板１をエツチングで
第１０図の如く深く溝１０９を形成する。しかる
後、断面図は第１０図の如くなる。引き続き溝１
０９を既知のCVD法により絶縁膜を埋没させる
か、もしくは熱酸化法によりシリコン酸化膜を埋
める。その後表面の平坦化を行ない後半導体基板
を露出させ以下従来のCMOSの製造方法に従い注
入領域５の不純物を熱拡散しＰ型ウエル１１０
（ｎ型基板中のｐ型領域）を形成、しかる後断面
積は第１１図の如くｎ型シリコン基板１０１の所
定のＰ型ウエル領域とｎ型領域がシリコン酸化膜
１１２により分離された状況となる。以下同様に
従来の製造方法に従がいCMOSを形成する。
本発明を用いることにより、ウエルの領域と基
板領域との素子分離用とウエルへの不純物注入用
とに２回必要とされたフオトレジスト工程が、１
回となり、しかも素子分離用絶縁層形成後ウエル
用不純物の拡散をすることから不純物の横方向へ
の拡散を零にし、かつ素子分離領域とウエルをセ
ルフアラインに形成できる。
板領域との素子分離用とウエルへの不純物注入用
とに２回必要とされたフオトレジスト工程が、１
回となり、しかも素子分離用絶縁層形成後ウエル
用不純物の拡散をすることから不純物の横方向へ
の拡散を零にし、かつ素子分離領域とウエルをセ
ルフアラインに形成できる。
本発明はCMOSの他に同一基板上に、npnトラ
ンジスタとpnpトランジスタを構成するバイポー
ラにも適用できる。また半導体基板にはシリコン
の他に−族化合物（例えばGaAs）を基とす
る基板でもよい。さらにＰ型基板とｎ型ウエルと
の構成に対しても可能である。
ンジスタとpnpトランジスタを構成するバイポー
ラにも適用できる。また半導体基板にはシリコン
の他に−族化合物（例えばGaAs）を基とす
る基板でもよい。さらにＰ型基板とｎ型ウエルと
の構成に対しても可能である。
第１図乃至６図は本発明の第１の実施例を説明
するための工程別の断面図、第７図乃至第１１図
は本発明の第２の実施例を説明するための工程別
の断面図である。図において、 １……半導体基板（シリコン基板）、２，４，
７……シリコン酸化膜、３……多結晶シリコン、
５……不純物注入層、６……シリコン酸化膜側
面、８……多結晶シリコン（ボロン高濃度含有
層）、９……多結晶シリコン（ボロン低濃度含有
層）、１０……エツチング溝、１１……素子分離
領域、１２……Ｐ型ウエル領域、１３……Ｎ型基
板領域、１０１……ｎ型シリコン基板、１０２，
１０４……シリコン酸化膜、１０３，１０７……
多結晶シリコン膜、１０５……不純物注入層、１
０６……シリコン酸化膜（側面露出領域）、１０
８……エツチング窓、１０９……シリコン基板エ
ツチング溝、１１０……Ｐ型ウエル、１１１……
ｎ型基板領域、１１２……素子分離用絶縁領域。
するための工程別の断面図、第７図乃至第１１図
は本発明の第２の実施例を説明するための工程別
の断面図である。図において、 １……半導体基板（シリコン基板）、２，４，
７……シリコン酸化膜、３……多結晶シリコン、
５……不純物注入層、６……シリコン酸化膜側
面、８……多結晶シリコン（ボロン高濃度含有
層）、９……多結晶シリコン（ボロン低濃度含有
層）、１０……エツチング溝、１１……素子分離
領域、１２……Ｐ型ウエル領域、１３……Ｎ型基
板領域、１０１……ｎ型シリコン基板、１０２，
１０４……シリコン酸化膜、１０３，１０７……
多結晶シリコン膜、１０５……不純物注入層、１
０６……シリコン酸化膜（側面露出領域）、１０
８……エツチング窓、１０９……シリコン基板エ
ツチング溝、１１０……Ｐ型ウエル、１１１……
ｎ型基板領域、１１２……素子分離用絶縁領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板主面上に、該主面に対し断面が垂
直ないし、逆テーパの側面部を有するマスクパタ
ーンを設ける工程と、このマスクパターンを用い
て前記半導体基板に不純物をイオン注入する工程
と、前記マスクパターンの側面部以外に被膜を形
成する工程と、この被膜を用いて前記マスクパタ
ーンの側面部に近接した前記半導体基板に溝を形
成する工程と、この溝内に絶縁物を形成する工程
とを具備してなることを特徴とする半導体装置の
製造方法。 ２ 前記半導体基板上に、絶縁層を介して前記マ
スクパターンが設けられてなることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方
法。 ３ 前記マスクパターンをシリコン窒化膜もしく
は多結晶シリコン膜を異方性エツチングすること
により形成することを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 ４ 前記被膜を、異方性の膜形成法により形成す
ることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 ５ 半導体基板主面上に、該主面に対し断面が垂
直ないし、逆テーパの側面部を有するマスクパタ
ーンを設ける工程と、このマスクパターンを用い
て前記半導体基板に第１の不純物をイオン注入す
る工程と、前記半導体基板上にシリコン膜を形成
する工程と、前記半導体基板主面に対し垂直方向
から前記シリコン膜に第２の不純物をイオン注入
する工程と、前記マスクパターンの側面部に形成
されたシリコン膜をエツチングする工程と、残存
したシリコン膜を用いて前記半導体基板に溝を形
成する工程と、この溝内に絶縁物を形成する工程
とを具備してなることを特徴とする半導体装置の
製造方法。 ６ 前記マスクパターンが、第１の絶縁膜が設け
られた半導体基板上に設けられてなることを特徴
とする特許請求の範囲第５項記載の半導体装置の
製造方法。 ７ 前記マスクパターン表面に、前記第１の絶縁
膜よりも肉薄の第２の絶縁膜が設けられてなるこ
とを特徴とする特許請求の範囲第６項記載の半導
体装置の製造方法。 ８ 前記溝形成を異方性エツチングにより行なう
ことを特徴とする特許請求の範囲第５項記載の半
導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162813A JPS5864044A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置の製造方法 |
| DE8282108704T DE3279494D1 (en) | 1981-10-14 | 1982-09-21 | Method of making integrated circuit device comprising dielectric isolation regions |
| EP82108704A EP0076942B1 (en) | 1981-10-14 | 1982-09-21 | Method of making integrated circuit device comprising dielectric isolation regions |
| US06/423,300 US4463493A (en) | 1981-10-14 | 1982-09-24 | Method for making mask aligned narrow isolation grooves for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162813A JPS5864044A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864044A JPS5864044A (ja) | 1983-04-16 |
| JPS6219061B2 true JPS6219061B2 (ja) | 1987-04-25 |
Family
ID=15761706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162813A Granted JPS5864044A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4463493A (ja) |
| EP (1) | EP0076942B1 (ja) |
| JP (1) | JPS5864044A (ja) |
| DE (1) | DE3279494D1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58100441A (ja) * | 1981-12-10 | 1983-06-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58222558A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 半導体装置 |
| JPS5978542A (ja) * | 1982-10-27 | 1984-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| CA1204525A (en) * | 1982-11-29 | 1986-05-13 | Tetsu Fukano | Method for forming an isolation region for electrically isolating elements |
| JPS6038861A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 相補型の半導体集積回路装置の製造方法 |
| KR900001267B1 (ko) * | 1983-11-30 | 1990-03-05 | 후지쓰 가부시끼가이샤 | Soi형 반도체 장치의 제조방법 |
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| US4578128A (en) * | 1984-12-03 | 1986-03-25 | Ncr Corporation | Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants |
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| JPS63193562A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | バイポ−ラトランジスタの製造方法 |
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