JPS58222558A - 半導体装置 - Google Patents

半導体装置

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JPS58222558A
JPS58222558A JP57103826A JP10382682A JPS58222558A JP S58222558 A JPS58222558 A JP S58222558A JP 57103826 A JP57103826 A JP 57103826A JP 10382682 A JP10382682 A JP 10382682A JP S58222558 A JPS58222558 A JP S58222558A
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well
insulating layer
semiconductor device
transistor
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Osamu Minato
湊　修
Yoichi Tamaoki
玉置　洋一
Tetsuya Hayashida
哲哉 林田
Shuichi Yamamoto
秀一 山本
Tetsukazu Hashimoto
哲一 橋本
Toshio Sasaki
敏夫 佐々木
Toshiaki Masuhara
増原　利明
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置に関し、特に（ＪＯ８構造で形成
するメモリ、ランダム・ロジック、マイクロコンピュー
タ等のＬＳＩに用いて効ある半導体装置に関するもので
ある。
従来、０ＭＯ８（Ｃｏｍｐｌｅｍｅｎｔｏｒｙ　ＮＪｅ
ｔａｌ　ＱｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路
は第１図（ａ）の基本インバータ回路で構成され、同図
（ｂ）の断面構造を有して仏た。同図において、１はｎ
形半導体Ｓｉ基板、２はｐ形つェル層、３，４はｐ形不
純柳眉、５，６はｎ形不純柳眉、７．８はトランジスタ
のゲートとなる、例えばポリシリコン層、９は、例えば
Ｓ１０．膜などの絶縁膜で、３，４．７でｐチャネルＭ
ＯＳトランジスタ、５，６．８でｎチャネルＭＯ８）ラ
ンジスタ全構成し、それぞれの回路記述は、同図（ｂ）
の１０．１１に相当する。１２゜１３はそれぞれ入力、
出力端子を示す。
上述した従来の０ＭＯ８構造では、基板１、ウェル層２
、不純物層５で形成されるｎｐｎバイポーラ・トランジ
スタ、不純物層４、基板１、ウェル層２で形成されるｐ
ｎｐバイポーラ・トランジスタ、および基板１、ウェル
層２の層抵抗が寄生素子として存在し、サイリスタを構
成している。今、例えば、出力端子１３から大きな雑音
電流が、上記ｎｐｎ）ランジスタのベースとなるｐ形つ
ェル層に注入されると、サイリスタに正帰還がかかシ、
電源端子（Ｖｃｃ）と接地端子間に大電流が流れて最悪
の場合素子を破壊してしまう。これが、従来よシラツチ
アップと呼ばれている０ＭＯ８構造に特有な異常現象で
、０ＭＯ８構造の最も大きな欠点となっていた。この欠
点を克服するため、従来では、前記ｐｎｐ）ランジスタ
のベース長、すなわちｐ形不純柳眉４とｐ形つェル層２
の距離を１０μｍ以上と長くすること、あるいは、上記
寄生ｎｐｎ）ランジスタのベース長となるｐ形つェル層
２の深さを深くすること等によって前記寄生トランジス
タの電流増巾率を小さくシ、サイリスタに正帰還がかか
らない様にする手段がとられていた。しかしながら、こ
れらの手段は、いずれも本来の素子の動作に不要な領域
を大幅に広くとることとなシ素子の高集積化にとって不
利となる方法である。例えばインバータ１段当シの占有
面積で比較すると、同一のパターン設計基準のもとてＣ
ＭＯ８回路はＮＭＯ８回路の約１．４倍の占有面積とな
っている。
本発明の目的は、上述した従来技術の欠点を克　　　□
服し、占有面積が小さく、高集積化の得られる半導体装
置を提供することにある。
上記目的を達成するための本発明の構成は、半導体基体
と、該基体中に設けられたウェル領域との境界部分に深
さ方向に深く延びた絶縁物からなる絶縁層を設けること
にある。上記絶縁層は、少なく共、上記ウェル領域の深
さ以上あシ、上記境界側壁面に沿って設けられ、かつ必
要ならば、該壁面の延長上に延びて形成される。また、
上記絶縁層は幅よシも深さ方向に長いことが高集積化に
肝要である。
本発明は上記構成になるので、寄生トランジスタのベー
ス電流経路が上記絶縁層の底部の下を迂回して長く々る
ので上記寄生トランジスタの注入効率が低下し増幅率は
著しく低減するのでラッチアップが阻止される。
このため、上記基体中およびウェル領域中に相い対応し
て形成された能動素子相互間の距離を著しく短縮せしめ
集積密度を高める効果がある。以下実施例を用いて詳述
する。
第２図は、本発明の一実施例としての半導体装置の概略
断面図である。同図において、２１は前記第１図で示し
た（以下省略）３．４と同じｐ形不純柳眉、２２．２３
は、５．６と同じｎ形不純柳眉、２４は、８と同じポリ
シリコン層である。
本−実施例の特徴は、Ｓｉ基板１とウェル層２との境界
部分に絶縁層２０を設けたことにある。この層は幅５μ
ｍ以下でｐ形つェルＭＷ　２よシも深い絶縁層を、ｐチ
ャンネルＭＯ８）ランジスタとｎチャネルＭＯＳトラン
ジスタを分離する一方、寄生するバイポーラトランジス
タのベース域（ここではウェル２）と該ベース域の電極
（ここでは不純物層４）との電流経路を電気的に迂回し
て障ける手段となっていることにある。この結果、従来
技術の欠点となっていたラッチアップ現象と高集積化と
いう二つの相反する事項を同時に解決し得た。
すなわち、絶縁層２０がウェル層２よりも深く形成され
るため、ｐ形不純柳眉４とｐ形つェル層２との絶縁分離
は完全であυ、ラッチアップを引き起こす雑音電流の注
入は、表面より少なくとも該ウェルの深さよシも深い経
路をとシ、平面的には、ｐ形不純柳眉４とウェル２の距
離を１０μｍ以上離したことになる。かつ、該絶縁層２
０の平面的な幅は、５μｍ以下と狭く形成されているた
め、上記相反のトランジスタを近接させて設けることを
得高集積化にとって極めて有利となる。上記絶縁層の幅
は深さよシ小さければよく、普通０．３〜１０μｍであ
るが、集積度を高めるためには１〜５μｍが好ましい。
１μｍよし更に狭くなると、＃法上難しい問題が生じる
ので充分な配慮をもって行なうことが必要である。
上記絶縁層２０の形成方法は、例えば８ｉ、Ｎ４をマス
クに、公知の反応性スパッタエツチング法を用いて、側
面がほぼ垂直な深い溝を形成する。
次いで、選択酸化を行ない、溝内に厚い８ｉＱ。
膜を形成、Ｓｉ、Ｎ４膜を除去した後、再びＳｉ３Ｎ。
膜を全面に被着し、次に、溝内に多結晶シリコンを埋込
み露出部分全酸化してＳｔＯ，膜を形成して絶縁層が形
成される。なお、上記絶縁層を形成する過程の中で、チ
ャンネル発生防止の目的で基板と反対導電型の不純物を
溝の底面に導入させるとなおよい。さらに、工程の後半
で全面に被着したＳｉ３Ｎ４膜は、省略しても良い。上
記形成方法では、溝内に多結晶シリコンを埋込んだ場合
を示したが、埋込材料としてはこれ以外にも、Ｓ　ｔ　
Ｏｔ　＋Ｓｔ、Ｎ４等の誘電体あるいは、高分子材料も
差違なく用いることができ、同等の効果が得られた。
第３図は、本発明の他の実施例としての半導体装置の概
略断面図である。同図において、３１は高濃度ｎ形半導
体基板、３２は低声ｑｎ形不純物層、３３はｐ形つェル
層である。本実施例の特徴は、絶縁層３０が高濃度ｎ形
半導体基板３１に達１゛る様に形成し、ｐチャンネルＭ
Ｏ８）ランジスタ領域とｎチャンネルＭＯ８）ランジス
タ領域とが完全に分離されていることである。本例の半
導体装置では、高濃度ｎ形半導体基板３１の抵抗が０．
１Ω・ｍ以下と極めて低いにも拘らず、寄生トランジス
タのベース電流が実質的に途絶されているので従来技術
の欠点であったラッチアップ現象は事実上阻止される。
第４図は、本発明のさらに他の実施例としての半導体装
置の概略断面図および、これを使用した回路図を示すも
のである。従来よシ、（Ｊ４０Ｓ構造でメモリ、例えば
スタティック形ランダム・アクセス・メモリを構成する
場合、そのメモリ・セルとして同図（ａ）に示す様なｎ
ＭＯ８）ランジスタと高抵抗負荷Ｒで形成したフリップ
フロップが用いられてきた。このメモリ・セルの信号振
巾は５００ｒｎｖ以下と小さく、信号振巾の大きい周辺
回路からの雑音によって誤動作を起こす。本例では、高
濃度不純物層３１に達する深さの絶縁層４１および４２
を設け、メモリ・セル部Ｘと周辺回路部Ｙを完全に分離
した。この結果、周辺回路からの雑音信号の流入は無く
なシ、信頼性の高い、安定なメモリ機能を備えた半導体
装置かえられた。なお、同図において、４８．４９．６
０〜６５はｎ形不純柳眉、４３〜４７はポリシリコン層
である。
第５図は、本発明のさらに他の実施例としての半導体装
置の概略断面図を示すものである。同図援おいて、５１
，５２，５４．５５はｐ形不純柳眉、５６はｎ形不純柳
眉である。この構造は５６をエミッタＥ、５４．５５を
ベースＢ１３１をコレクタＣとする縦形のバイポーラ・
トランジスタを示している。本例の特徴である深い絶縁
層５７゜５８で該バイポーラ・トランジスタを他の、例
えば３．４．７あるいは５１，５２．５３で形成される
ｐチャンネルＭＯＳトランジスタから絶縁分離して形成
することによシ、ラッチアップ現象の影響のないかつ占
有面積の小さなバイポーラ・トランジスタをえることが
でき、回路動作性能の向上をはかることができる。
また、同図において、ｐ形つェル３３と同じ導電型で、
濃度の比較的高い不純物層を半導体表面からｐ形つェル
層３３よシ浅く形成することによシ、バイポーラ・トラ
ンジスタのベース長が短くなってｈｒｚが増加し、より
高い動作性能をえることができることは言うまでもない
。また、上記と同じ不純物層を前記第４図におけるメモ
リ・セル部の半導体表面部に形成してもよい。この場合
、α線の照射によって半導体内に形成される電子は、そ
の大部分がｐウェル層３３と該不純物層との間のポテン
シャル差によって排斥されるため、メモリ・セル内の情
報が破壊される確率は極めて低くなシ、信頼性の高いメ
モリ装置をえることができる。
本実施例では、同一半導体表面上に形成した素子、例え
ばｎ、ｐチャンネルＭＯ８）ランジスタ、バイポーラ・
トランジスタｊ−ＦＥＴなど全分離するために、大部分
をＳ　ｔ　Ｏｔなどの絶縁膜を用いて説明したが、もち
ろん、これらを、すべて個別に本発明の特徴である幅の
狭い、深い絶縁層で分離形成しても得られる効果は同じ
である。
また、本発明でＦｉｎ形基板にｐ形つェルを用いたＣＭ
Ｏ８構造で説明したが、導電型を逆にして構成しても、
本発明と同様の効果が得られる。単に導電型の何冊が変
るだけなので詳細説明は省略する。
【図面の簡単な説明】
第１図（ａ）および（ｂ）は、従来の半導体装置の概略
断面図、およびこれに使用した回路図、第２図。 第３図および第５図は本発明の一実施例としての半導体
装置の概略断面図、第４図（ａ）および（ｂ）は本発明
の他の実施例としての半導体装置の概略断面図、および
使用した回路図である。 ３３・・・ｐ形つェル層、２０，３０，４１，４２゜５
７．５８・・・幅が狭く深い絶縁層。 浦　１　目 （α） 茅　２　図 第　３　口 第　４　図 （久ン （ｂ） γ→１−Ｘ−１（−ｒ 第　５　図 第１頁の続き ０発　明　者　橋本性− 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　佐々木敏夫 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　増原利明 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

  1. 【特許請求の範囲】 １、第１導電型の半導体基体と、該基体の表面領域に選
    択的に設けられた第２導電型の不純物領域と、上記基体
    および領域内に互いに対応させて設けられた能動素子の
    少なく共一方が絶縁ゲート形電界効果トランジスタから
    なる半導体装置において、上記半導体基体と上記不純物
    領域との境界部分に少なく共上記不純物領域の深さの絶
    縁層を設けたことを特徴とする半導体装置。 ２、特許請求の範囲第１項において、上記能動素子はＣ
    ＭＯ８構造の絶縁ゲート形電界効果トランジスタからな
    ることを特徴とする半導体装置。 ３、特許請求の範囲第１項において、上記能動素子の一
    方はＰチャンネルＭＯ８）ランジスタ他方ＦｉＮチャン
    ネルＭＯ８）ランジスタとからなることを特徴とする半
    導体装置。 ４、特許請求の範囲第１項において、上記絶縁層の深さ
    は該絶縁層幅よシも大なることを特徴とする半導体装置
    。 ５、特許請求の範囲第１項において、上記半導体基体お
    よび上記不純物領域の底部に、高濃変不純物層を設けて
    なることを特徴とする半導体装置。
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