JPH0374872A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＤＲＡＭのメモリセルを有する高密度大集積
型の半導体集積回路装置に関する。

（従来の技術） 従来よりＤＲＡＭなどを含む半導体集積回路装置では、
ＤＲＡＭの動作マージンを確保するためにノイズ低減が
不可決である。

前記ノイズによる不良モードとして１周辺回路からの少
数キャリアの注入により、メモリセルの電荷量が変動し
、誤動作に至るモードが大きな問題となっている。

第２図は従来の半導体集積回路装置に断面図であって、
２０はＰ形シリコン基板、２１はメモリセルアレイ部を
形成する複数のメモリセル、２２はＰ０領域でメモリセ
ル２１の分離領域、２３はメモリセル２１のキャパシタ
絶縁膜、２４はセルプレートのポリシリコン電極、２５
はメモリセル２１のｎ０ノード、２６はメモリセル２１
のスイッチングトランジスタ（Ｔｒ）のドレインであり
、メモリセル２１の前記ｎ０ノード２５に接続されてい
る。２７はメモリセル２１のスイッチングＴｒのｎ０ソ
ースであり、ビットライン（図示せず）に接続されてい
る。また２８は周辺回路であるＴｒのｎ０ソース、２９
は周辺回路のＴｒのｎ０ドレイン、３０はＬＯＣＯ８法
により形成された絶縁膜、３１は前記ポリシリコン電極
２４上に形成された絶縁膜、３２は周辺回路のＴｒのゲ
ート酸化膜、３３はメモリセル２１のスイッチングＴｒ
のゲート酸化膜、３４は周辺回路のＴｒのゲート電極、
３５はメモリセル２１のワード電極、ｅは少数キャリア
（エレクトロン）、Ｔｒは周辺回路を構成するトランジ
スタである。

上記構成の半導体集積回路装置において、周辺回路のＴ
ｒのｎ０ソース２８又はｎ０ドレイン２９の電位が外部
ノイズによって低下した時、Ｐ形シリコン基板２０より
も電位が０．７Ｖ以上下がるとエレクトロンｅの注入が
起こる。このエレクトロンｅはＰ形シリコン基板２０を
拡散し、メモリセル２１のｎ０ノード２５に吸い込まれ
る。

この時、メモリセル２１のｎゝノード２５がＨｉｇｈに
なっていると、エレクトロンｅが入った場合に電位が下
がり、Ｌｏｗ側に落ちる。

（発明が解決しようとする課題） 上記従来装置において、上述したように周辺回路のノイ
ズが原因となって、メモリセル２１の動作に不良が発生
するという問題がある。

この問題の対策として、Ｐ形シリコン基板２０をマイナ
ス電位に深く落す方法があるが、外部ノイズがそれ以上
大きいと不良が発生する。またバイアス電位が大きいと
、リーク電流が増加して問題となる。

本発明の目的は、周辺回路からのノイズによるメモリセ
ルの誤動作を防げる半導体集積回路装置を提供すること
にある。

（課題を解決するための手段） 上記目的、を達成させるため、本発明は、メモリセルア
レイ部と周辺回路との境界において、前記メモリセルア
レイ部をすべて取り囲むようにダミー部を設け、このダ
ミー部を半導体基板と反対導電形を有する領域とし、か
つ前記半導体基板に対して逆方向にバイアスされるよう
に構成したことを特徴とする。

（作　用） 上記手段を採用したため、周辺回路で発生した少数キャ
リアがメモリセル領域に到達する前にダミー部で吸収で
き、メモリセルの動作を正常に保て、かつノイズによる
動作不良を防げる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の半導体集積回路装置の一実施例を示す
断面図であって、１は半導体基板であるＰ形シリコン基
板、２はメモリセルアレイ部を形成する複数のメモリセ
ル、３はＰ０領域でメモリセル２の分離領域、４はメモ
リセル２のキャパシタ絶縁膜、５はセルプレートのポリ
シリコン電極。

６はメモリセル２のｎ＋ノード、７はメモリセル２のス
イッチングＴｒのドレインであり、メモリセル２のｎ０
ノード６に接続されている。８はメモリセル２のスイッ
チングＴｒのｎ３ソースであり。

ビットライン（図示せず）に接続されている。また９は
ｎ０領域でメモリセル２の領域を後述する周辺回路との
間に形成されたダミー部であって、このダミー部９は前
記半導体基板１よりも高い電位に固定され、半導体基板
１に対して逆方向にバイアスされる。　１０は周辺回路
であるＴｒのｎ０ソース、１１は周辺回路のＴｒのｎ０
ドレイン、１２はＬＯＣＯ８法により形成された絶縁膜
、１３はポリシリコン電極５上に形成された絶縁膜、１
４はメモリセル２のゲート酸化膜、１５は周辺回路のＴ
ｒのゲート酸化膜、１６は周辺回路のＴｒのゲート電極
、１７はメモリセル２のワード電極、ｅはエレクトロン
、Ｔｒは周辺回路を構成するトランジスタである。

上記の構成の実施例では、周辺回路のＴｒのｎ０ソース
１０又はｎ０ドレイン１１の電位が、外部ノイズによっ
て低下して、半導体基板ｌよりも電位が０．７Ｖ以上下
がると、エレクトロンｅの注入が起きるが、このエレク
トロンｅは半導体基板１に拡散し、大部分がダミー部９
に吸い込まれることになる。

これは前記ダミー部９が半導体基板１よりも高い電位に
固定されているからであり、ｎ０ソース８、ドレイン７
をエミッタ、Ｐ形半導体基板上をベース、ｎ０ダミー部
９をコレクタとするｎｐｎトランジスタの動作により、
エレクトロンｅがダミー部９に吸い込まれる＊　ｎｐｎ
トランジスタのベース幅はダミー部９の方が極端に狭い
ので、エレクトロンｅはダミー部９のｎ＋部に吸い込ま
れることになる。

前記ダミー部９はメモリセル２のメモリセルアレイ部全
体を取り囲むように形成する。従って、Ｔｒなどの周辺
回路とメモリセルアレイ部の間には必ずダミー部９が存
在することになる。

なお、本実施例では、ダミー部９は、メモリセル２のｎ
１ソース８とドレイン７と同時に形成したが、例えば、
もっと深いｎウェル領域に形成するなど他の形成方法を
採用できる。

上述のように２本実施例では、周辺回路とメモリセルア
レイ部の間に半導体基板１よりも高電位となるダミー部
９を設けることにより、周辺回路でのノイズによって発
生した少数キャリア（エレクトロン）を吸い込むことが
でき、メモリセル２への影響を抑えることができる。

（発明の効果） 本発明によれば、周辺回路で発生した少数キャリアをダ
ミー部にて吸収でき、メモリセルの動作を正常に保て、
かつノイズによる動作不良を防げる半導体集積回路装置
を提供できる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の一実施例を
示す断面図、第２図は従来の半導体集積回路装置を示す
断面図である。 １　・・・半導体基板、　２・・・メモリセル。 ３・・・分離領域、４　・・・キャパシタ絶縁膜、　５
・・・ポリシリコン電極、　６・・・ｎ０ノード、　７
　・・・　ドレイン、　８　・・・ｎ″″″ソース９　
・・・ダミー部、１０・・・Ｔｒのｎ０ソース、　１１
−　Ｔｒのｎ０ドレイン、１２．１３・・・ゲート酸化
膜、１６・・・Ｔｒのゲート電極、１７・・・ワード電
極、ｅ　・・・エレクトロン、　　Ｔｒ・・・周辺回路
（トランジスタ）。

Claims (1)

【特許請求の範囲】
1. メモリセルアレイ部と周辺回路との境界において、前記
   メモリセルアレイ部をすべて取り囲むようにダミー部を
   設け、このダミー部を半導体基板と反対導電形を有する
   領域とし、かつ前記半導体基板に対して逆方向にバイア
   スされるように構成したことを特徴とする半導体集積回
   路装置。