JP2503707B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000000758 substrate Substances 0.000 claims description 33
- 238000009792 diffusion process Methods 0.000 description 24
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- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置、特にDRAMの構成に関する
ものである。
ものである。
第２図は従来のダイナミック型半導体記憶装置におけ
るバックゲートバイアス発生回路と、半導体基板への電
圧供給の方法を示す説明断面図である。図中、（１）は
Ｐ型シリコン基板、（２）から（７）は周辺回路部のＮ
チャンネルMOSトランジスタで（２）及び（７）はトラ
ンジスタのソースドレインのN+拡散層、（４）はゲート
酸化膜、（５）はゲート電極を示す。
るバックゲートバイアス発生回路と、半導体基板への電
圧供給の方法を示す説明断面図である。図中、（１）は
Ｐ型シリコン基板、（２）から（７）は周辺回路部のＮ
チャンネルMOSトランジスタで（２）及び（７）はトラ
ンジスタのソースドレインのN+拡散層、（４）はゲート
酸化膜、（５）はゲート電極を示す。
（11）〜（15）は信号入力部で（13）は入力信号Ｖin
の配線、（12）は配線（13）につながるN+拡散層、（1
1）及び（14）はＶccにつながれたN+拡散層で、（12）
のN+拡散層を囲んでいる。
の配線、（12）は配線（13）につながるN+拡散層、（1
1）及び（14）はＶccにつながれたN+拡散層で、（12）
のN+拡散層を囲んでいる。
（16）〜（24）はメモリセルキャパシタとメモリセル
トランジスタを示し、（16）及び（21）はメモリセルト
ランジスタのソースドレインの拡散層、（18）はゲート
酸化膜、（19）はトランジスタのゲート電極、（22）は
メモリセルキャパシタのゲート酸化膜、（23）はメモリ
セルキャパシタのゲート電極である。（26）はバックゲ
ートバイアス発生回路、（９）はバックゲートバイアス
発生回路（26）につながるN+拡散層である。
トランジスタを示し、（16）及び（21）はメモリセルト
ランジスタのソースドレインの拡散層、（18）はゲート
酸化膜、（19）はトランジスタのゲート電極、（22）は
メモリセルキャパシタのゲート酸化膜、（23）はメモリ
セルキャパシタのゲート電極である。（26）はバックゲ
ートバイアス発生回路、（９）はバックゲートバイアス
発生回路（26）につながるN+拡散層である。
次に動作について説明する。
バックゲートバイアス発生回路（26）よりＰ型シリコ
ン基板（１）全体に負の電圧VBB1が印加され、（２）〜
（８）で構成される周辺回路のＮチャンネルMOSトラン
ジスタ及び、（16）〜（21）で構成されるメモリセルト
ランジスタは安定動作する。又、信号入力部のN+拡散層
（12）に、少々の負の電圧（＞VBB1）が印加されても、
Ｐ型シリコン基板（１）がVBB1にバイアスされているた
め、N+拡散層（12）からＰ型シリコン基板に電子ｅが注
入される様な事は生じない。
ン基板（１）全体に負の電圧VBB1が印加され、（２）〜
（８）で構成される周辺回路のＮチャンネルMOSトラン
ジスタ及び、（16）〜（21）で構成されるメモリセルト
ランジスタは安定動作する。又、信号入力部のN+拡散層
（12）に、少々の負の電圧（＞VBB1）が印加されても、
Ｐ型シリコン基板（１）がVBB1にバイアスされているた
め、N+拡散層（12）からＰ型シリコン基板に電子ｅが注
入される様な事は生じない。
又、瞬間的にVBB1よりも小さい電圧が入力配線（13）
に印加された場合は、N+拡散層（12）からＰ型シリコン
基板（１）へ電子が注入されるが、大部分は電源電圧Ｖ
ccが印加されたN+拡散層（11）及び（14）に吸収され、
メモリセル部へ電子が到達しない構成となっている。
に印加された場合は、N+拡散層（12）からＰ型シリコン
基板（１）へ電子が注入されるが、大部分は電源電圧Ｖ
ccが印加されたN+拡散層（11）及び（14）に吸収され、
メモリセル部へ電子が到達しない構成となっている。
バックゲートバイアスVBB1を印加する事は、回路の安
定動作又は入力信号に負のサージが入った場合の電子の
Ｐ型シリコン基板への注入を防止する意味で重要である
が、下記のような問題が生じる。
定動作又は入力信号に負のサージが入った場合の電子の
Ｐ型シリコン基板への注入を防止する意味で重要である
が、下記のような問題が生じる。
DRAMの記憶素子であるメモリセルキャパシタにデータ
“High"を記憶させる場合を例にとると、ゲート（20）
が“High"レベルになり、メモリセルトランジスタがON
し、メモリセルキャパシタのN+拡散層（21）から電子が
引き抜かれて、このN+拡散層（21）の電位は、Ｖccレベ
ルすなわち“High"レベルになる。この場合、Ｐ型シリ
コン基板の電位は、負の電位、VBB1になるので、メモリ
セルのN+拡散層（21）とＰ型シリコン基板（１）は逆方
向にバイアスされる。
“High"を記憶させる場合を例にとると、ゲート（20）
が“High"レベルになり、メモリセルトランジスタがON
し、メモリセルキャパシタのN+拡散層（21）から電子が
引き抜かれて、このN+拡散層（21）の電位は、Ｖccレベ
ルすなわち“High"レベルになる。この場合、Ｐ型シリ
コン基板の電位は、負の電位、VBB1になるので、メモリ
セルのN+拡散層（21）とＰ型シリコン基板（１）は逆方
向にバイアスされる。
従って、ここに逆方向の漏れ電流が生じ、これは、同
一ＶccであればVBB1を小さく（絶対値は大きく）すると
増える事になる。従って、メモリセルに蓄積されたデー
タをできるだけ長く保持するためにはVBB1はできるだけ
大きく（浅く）する事が望ましい。
一ＶccであればVBB1を小さく（絶対値は大きく）すると
増える事になる。従って、メモリセルに蓄積されたデー
タをできるだけ長く保持するためにはVBB1はできるだけ
大きく（浅く）する事が望ましい。
深いVBB1を発生させ、チップ全体に供給するために
は、VBB1の発生回路の能力を大きくしなければならず、
DRAMのスタンドバイ時の消費電流が大きくなる。
は、VBB1の発生回路の能力を大きくしなければならず、
DRAMのスタンドバイ時の消費電流が大きくなる。
又、他の観点で、従来のDRAMではVBB1よりも、負で大
きなサージが入力ピン（13）から入ると、N+拡散層（1
2）から、Ｐ型シリコン基板（１）に注入され、この一
部がメモリセルのN+拡散層（21）に到達し、前記の様に
メモリセルに情報“High"が書きこまれている場合に、
情報を反転させ“Ｌow”レベルにするというトラブルが
生じていた。この対策としては入力ピンとメモリセルを
できる限り離し、電子がメモリセルに到達しにくくした
り、VBBを深くして、負のサージに対し、電子の注入を
起きにくくするといった方法を従来は取っていたが、チ
ップサイズが大きくなったり、消費電流が増えるといっ
た問題点が生じ有効とは言えなかった。
きなサージが入力ピン（13）から入ると、N+拡散層（1
2）から、Ｐ型シリコン基板（１）に注入され、この一
部がメモリセルのN+拡散層（21）に到達し、前記の様に
メモリセルに情報“High"が書きこまれている場合に、
情報を反転させ“Ｌow”レベルにするというトラブルが
生じていた。この対策としては入力ピンとメモリセルを
できる限り離し、電子がメモリセルに到達しにくくした
り、VBBを深くして、負のサージに対し、電子の注入を
起きにくくするといった方法を従来は取っていたが、チ
ップサイズが大きくなったり、消費電流が増えるといっ
た問題点が生じ有効とは言えなかった。
この発明は上記の様な問題点を解消するためになされ
たもので、 DRAMの記憶保持時間を長くする事、 スタンドバイ時の低消費電力化、 入力ピンに負のサージが入った場合の誤動作防止 を図った半導体記憶装置を得る事を目的とする。
たもので、 DRAMの記憶保持時間を長くする事、 スタンドバイ時の低消費電力化、 入力ピンに負のサージが入った場合の誤動作防止 を図った半導体記憶装置を得る事を目的とする。
この発明に係る半導体記憶装置は、第１導電型の半導
体基板に形成された第２導電型の第１のウェル領域と、
半導体基板と分離されるように第１のウェル領域に形成
される第１導電型の第２のウェル領域とを備え、半導体
基板および第２のウェル領域には互いに大きさの異なる
バイアス電圧が印加され、第１のウェル領域には半導体
基板および第２のウェル領域の各々に対して逆方向バイ
アスとなる電圧が印加され、半導体基板の領域および第
２のウェル領域のうちそれぞれに印加されるバイアス電
圧の絶対値の小さい方に第２導電型の半導体層で構成さ
れるメモリセルが形成され、その他方に第２導電型の半
導体層で構成される信号入力部が形成されたものであ
る。
体基板に形成された第２導電型の第１のウェル領域と、
半導体基板と分離されるように第１のウェル領域に形成
される第１導電型の第２のウェル領域とを備え、半導体
基板および第２のウェル領域には互いに大きさの異なる
バイアス電圧が印加され、第１のウェル領域には半導体
基板および第２のウェル領域の各々に対して逆方向バイ
アスとなる電圧が印加され、半導体基板の領域および第
２のウェル領域のうちそれぞれに印加されるバイアス電
圧の絶対値の小さい方に第２導電型の半導体層で構成さ
れるメモリセルが形成され、その他方に第２導電型の半
導体層で構成される信号入力部が形成されたものであ
る。
この発明における半導体記憶装置の第１のウェル領域
は、メモリセル部と信号入力部とに印加されるバックゲ
ートバイアス電圧のレベルを分離し、メモリセル部には
浅いバックゲートバイアス電圧VBB2を、信号入力部に
は、深いバックゲートバイアス電圧VBB1を印加できる様
にしたので、 メモリセル部には、浅いバックゲートバイアス電圧V
BB2を与えるため、メモリセルキャパシタの第２導電型
の半導体層から第１導電型のシリコン基板へ流れるリー
ク電流は小さくなる。
は、メモリセル部と信号入力部とに印加されるバックゲ
ートバイアス電圧のレベルを分離し、メモリセル部には
浅いバックゲートバイアス電圧VBB2を、信号入力部に
は、深いバックゲートバイアス電圧VBB1を印加できる様
にしたので、 メモリセル部には、浅いバックゲートバイアス電圧V
BB2を与えるため、メモリセルキャパシタの第２導電型
の半導体層から第１導電型のシリコン基板へ流れるリー
ク電流は小さくなる。
シリコン基板全体に深いVBBを与える必要がなくな
る。
る。
入力信号に大きなサージが入り、信号入力部を構成す
る第２導電型の半導体層がキャリアがその周辺の領域に
注入されても第１のウェル領域に総て取り込まれるため
電子はメモリセルに達しなくなる。
る第２導電型の半導体層がキャリアがその周辺の領域に
注入されても第１のウェル領域に総て取り込まれるため
電子はメモリセルに達しなくなる。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例であるダイナミック型半導体
記憶装置のバックゲートバイアス回路と半導体基板電圧
供給方法の説明断面図である。図において、符号（１）
より（24）までは前記従来のものと同一であるのでその
説明を省略する。図中、（29）はＰ型シリコン基板
（１）中につくられたＮ−ウエル、（25）はＮ−ウエル
（29）をＶccに接続する端子、（30）はＮ−ウエル（2
9）中につくられたＰ−ウエルで、バックゲートバイア
ス発生回路（26）によりVBB1の電位となる。
１図はこの発明の一実施例であるダイナミック型半導体
記憶装置のバックゲートバイアス回路と半導体基板電圧
供給方法の説明断面図である。図において、符号（１）
より（24）までは前記従来のものと同一であるのでその
説明を省略する。図中、（29）はＰ型シリコン基板
（１）中につくられたＮ−ウエル、（25）はＮ−ウエル
（29）をＶccに接続する端子、（30）はＮ−ウエル（2
9）中につくられたＰ−ウエルで、バックゲートバイア
ス発生回路（26）によりVBB1の電位となる。
そして周辺回路及び信号回路及び信号入力部〔符号
（１）から符号（15）〕はこのＰ−ウエル（30）上に形
成される。
（１）から符号（15）〕はこのＰ−ウエル（30）上に形
成される。
（28）は新たに設けられたバックゲートバイアス発生
回路VBB2で、Ｐ型シリコン基板（１）に、バックゲート
バイアス電圧VBB2を供給する。
回路VBB2で、Ｐ型シリコン基板（１）に、バックゲート
バイアス電圧VBB2を供給する。
そして、メモリセル部（16）〜（24）はＰ型シリコン
基板（１）上に形成される。
基板（１）上に形成される。
次に動作について説明する。
動作については基本的には前記従来のものと同一であ
るが、メモリセル部には浅いバックゲートバイアス電圧
VBB2が印加されるため、メモリセルキャパシタのN+拡散
層（21）とＰ型シリコン基板（１）との間に流れる逆方
向リーク電流は小さくなる。
るが、メモリセル部には浅いバックゲートバイアス電圧
VBB2が印加されるため、メモリセルキャパシタのN+拡散
層（21）とＰ型シリコン基板（１）との間に流れる逆方
向リーク電流は小さくなる。
又、入力信号Ｖinに負のサージが入り、N+拡散層（1
2）からＰ−ウエル（30）に電子が注入される事が生
じ、Ｖccを印加されたN+拡散層（11）及び（14）に吸収
されない電子があっても、電子はＶccを印加されたＮ−
ウエル（30）中に吸収され、メモリセル部までは達しな
い。
2）からＰ−ウエル（30）に電子が注入される事が生
じ、Ｖccを印加されたN+拡散層（11）及び（14）に吸収
されない電子があっても、電子はＶccを印加されたＮ−
ウエル（30）中に吸収され、メモリセル部までは達しな
い。
このように構成された半導体記憶装置によれば、 メモリセル部に印加されるバックゲートバイアス電圧
VBB2を浅くする事ができるため、メモリセルキャパシタ
のN+拡散層と、Ｐ型シリコン基板とに加わる逆方向バイ
アス電圧が小さくなるため、逆方向リーク電流が減少
し、“High"のデータ記憶保持時間が長くなり、DRAMの
リフレッシュ動作の間隔も長くできる。
VBB2を浅くする事ができるため、メモリセルキャパシタ
のN+拡散層と、Ｐ型シリコン基板とに加わる逆方向バイ
アス電圧が小さくなるため、逆方向リーク電流が減少
し、“High"のデータ記憶保持時間が長くなり、DRAMの
リフレッシュ動作の間隔も長くできる。
入力信号Ｖinが負のレベルになり、Ｐ−ウエルに電子
が注入され、Ｐ−ウエル中を移動して行く事が生じて
も、これらの電子はＶccを印加されたＮ−ウエルに総て
吸収されるため、メモリセルに到達する事はない。従っ
て、メモリセルのデータがこの種の電子によって反転す
る事がなくなる。
が注入され、Ｐ−ウエル中を移動して行く事が生じて
も、これらの電子はＶccを印加されたＮ−ウエルに総て
吸収されるため、メモリセルに到達する事はない。従っ
て、メモリセルのデータがこの種の電子によって反転す
る事がなくなる。
DRAMではメモリセル部がチップ全体の大部分を占める
が、この部分に深いバックゲートバイアスを与えなくな
るために、スタンドバイ状態での消費電流を小さくでき
る。
が、この部分に深いバックゲートバイアスを与えなくな
るために、スタンドバイ状態での消費電流を小さくでき
る。
リフレッシュ特性が上記の効果で改善されるため、
外部から侵入するα線によって引き起こされるソフトエ
ラーに対して強くなる。
外部から侵入するα線によって引き起こされるソフトエ
ラーに対して強くなる。
なお、第１図においてはＰ型シリコン基板（１）側に
メモリセル部を設け、Ｐ−Well（30）側に周辺回路部お
よび信号入力回路部を設けたが、逆にＰ型シリコン基板
（１）側に周辺回路部および信号入力部を設け、Ｐ−We
ll（30）側にメモリセル部を設けるた構成でもよい。こ
の場合、バックゲートバイアス発生回路（26）が出力さ
れるバックゲートバイアス電圧VBB1をＰ型シリコン基板
（１）に印加し、バックゲートバイアス発生回路（28）
が出力されるバックゲートバイアス電圧VBB2をＰ−Well
（30）に印加するように構成する。
メモリセル部を設け、Ｐ−Well（30）側に周辺回路部お
よび信号入力回路部を設けたが、逆にＰ型シリコン基板
（１）側に周辺回路部および信号入力部を設け、Ｐ−We
ll（30）側にメモリセル部を設けるた構成でもよい。こ
の場合、バックゲートバイアス発生回路（26）が出力さ
れるバックゲートバイアス電圧VBB1をＰ型シリコン基板
（１）に印加し、バックゲートバイアス発生回路（28）
が出力されるバックゲートバイアス電圧VBB2をＰ−Well
（30）に印加するように構成する。
以上説明したようにこの発明によると、メモリセルお
よび信号入力部が形成された領域がそれぞれ分離され、
メモリセルの形成された領域には浅いバイアス電圧を印
加し入力回路部の形成された領域には深いバイアス電圧
を印加するように構成されたので、メモリセルを構成す
る第２導電型の半導体層からの逆方向バイアス電流が減
少し、DRAMのデータ記憶保持時間を長くすることができ
る。また信号入力部から周辺の領域に注入されるキャリ
アは第１のウェル領域で吸収され、このキャリアによる
メモリセルの誤動作を防ぐことができる。
よび信号入力部が形成された領域がそれぞれ分離され、
メモリセルの形成された領域には浅いバイアス電圧を印
加し入力回路部の形成された領域には深いバイアス電圧
を印加するように構成されたので、メモリセルを構成す
る第２導電型の半導体層からの逆方向バイアス電流が減
少し、DRAMのデータ記憶保持時間を長くすることができ
る。また信号入力部から周辺の領域に注入されるキャリ
アは第１のウェル領域で吸収され、このキャリアによる
メモリセルの誤動作を防ぐことができる。
第１図はこの発明の一実施例による半導体記憶装置の説
明断面図、第２図は従来の半導体記憶装置の説明断面図
である。 図において、（１）はＰ型シリコン基板、（２）と
（７）はN+拡散層、（４）はトランジスタのゲート酸化
膜、（５）はそのゲート電極、（11）と（14）はN+拡散
層を囲むＶccにつながるN+拡散層、（12）は入力信号Ｖ
inにつながるN+拡散層、（16）と（21）はメモリセルト
ランジスタのN+拡散層、（18）はメモリセルトランジス
タのゲート酸化膜、（20）はそのゲート電極、（22）は
メモリセルキャパシタのゲート酸化膜、（23）はメモリ
セルキャパシタのゲート電極、（26）はバックゲートバ
イアス電圧発生回路、（28）もバックゲート電圧発生回
路、（29）はＮ−ウエル、（30）はＮ−ウエル中に形成
されたＰ−ウエルを示す。 尚、図中、同一番号は同一、又は相当部分を示す。
明断面図、第２図は従来の半導体記憶装置の説明断面図
である。 図において、（１）はＰ型シリコン基板、（２）と
（７）はN+拡散層、（４）はトランジスタのゲート酸化
膜、（５）はそのゲート電極、（11）と（14）はN+拡散
層を囲むＶccにつながるN+拡散層、（12）は入力信号Ｖ
inにつながるN+拡散層、（16）と（21）はメモリセルト
ランジスタのN+拡散層、（18）はメモリセルトランジス
タのゲート酸化膜、（20）はそのゲート電極、（22）は
メモリセルキャパシタのゲート酸化膜、（23）はメモリ
セルキャパシタのゲート電極、（26）はバックゲートバ
イアス電圧発生回路、（28）もバックゲート電圧発生回
路、（29）はＮ−ウエル、（30）はＮ−ウエル中に形成
されたＰ−ウエルを示す。 尚、図中、同一番号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】第１導電型の半導体基板に、第２導電型の
半導体層によりそれぞれ構成されたDRAMのメモリセル及
び信号入力部が設けられる半導体記憶装置において、 前記半導体基板に形成された第２導電型の第１のウェル
領域と、 前記半導体基板と分離されるように前記第１のウェル領
域に形成された第１導電型の第２のウェル領域とを備
え、 前記半導体基板および第２のウェル領域には互いに大き
さの異なるバイアス電圧が印加され、前記第１のウェル
領域には前記半導体基板および第２のウェル領域の各々
に対して逆方向バイアスとなる電圧が印加され、 前記半導体基板の領域および第２のウェル領域のうち、
それぞれに印加される前記バイアス電圧の絶対値の小さ
い方に前記メモリセルが形成され、その他方に前記信号
入力部が形成されたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029140A JP2503707B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029140A JP2503707B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232272A JPH03232272A (ja) | 1991-10-16 |
| JP2503707B2 true JP2503707B2 (ja) | 1996-06-05 |
Family
ID=12267975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029140A Expired - Fee Related JP2503707B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503707B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4037470B2 (ja) | 1994-06-28 | 2008-01-23 | エルピーダメモリ株式会社 | 半導体装置 |
| US6674112B1 (en) * | 1997-06-27 | 2004-01-06 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133668A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor memory storage |
| JPS587860A (ja) * | 1981-07-06 | 1983-01-17 | Hitachi Ltd | 半導体記憶装置 |
| JP2504527B2 (ja) * | 1988-07-04 | 1996-06-05 | 沖電気工業株式会社 | 半導体記憶装置 |
-
1990
- 1990-02-07 JP JP2029140A patent/JP2503707B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03232272A (ja) | 1991-10-16 |
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