JPH03232272A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置、特にＤＲＡＭの構成に関す
るものである。

〔従来の技術〕

第２図は従来のダイナミック型半導体記憶装置における
バックゲートバイアス発生回路と、半導体基板への電圧
供給の方法を示す説明断面図である。図中、（１）はＰ
型シリコン基板、（２）から（７）は周辺回路部のＮチ
ャンネルＭＯＳトランジスタで（２）及び（７）はトラ
ンジスタのソースドレインのＮ１拡散層、（４）はゲー
ト酸化膜、（５）はゲート電極を示す。

（１）から（１５）は信号入力部で（１３）は入力信号
Ｖｉｎの配線、α２は配線（１３）につながるＮ＋拡散
層、（１１）及び（１４）はｖＣＣにつながれたＮ＋拡
散層で、（１２）のＮ＋拡散層を囲んでいる。

（１６）〜（２４）はメモリセルキャパシタとメモリセ
ルトランジスタを示し、（１６）及び（２１）はメモリ
セルトランジスタのソースドレインの拡散層、（１８）
はゲート酸化膜、（１９）はトランジスタのゲート電極
、（２２）はメモリセルキャパシタのゲート酸化膜、（
２３）はメモリセルキャパシタのゲート電極である。

（２６）はバックゲートバイアス発生回路、（９）はバ
ックゲートバイアス発生回路（２６）につながる　Ｎ“
拡散層である。

次に動作について説明する。

バックゲートバイアス発生回路（２６）よりＰ型シリコ
ン基板（１）全体に負の電圧ＶＢＢＩが印加され、（２
）〜（８）で構成される周辺回路のＮチャンネルＭＯ８
）ランジスタ及び、（１６）〜（２１）で構成されるメ
モリセルトランジスタは安定動作する。又、信号入力部
のＮ＋拡散層（１２）に、少々の負の電圧（＞ＶＢＢｌ
）が印加されても、Ｐ型シリコン基板（１）がｖ■、に
バイアスされているため、Ｎ＋拡散層（１２）からＰ型
シリコン基板に電子ｅが注入される様な事は生じない。

又、瞬間的にＶＢＢｌよりも小さい電圧が入力配線（１
３）に印加された場合は、Ｎ＋拡散層（１２）からＰ型
シリコン基板（１）へ電子が注入されるが、大部分は電
源電圧Ｖｃｃが印加されたＮ”拡散層（１１）及び（１
４）に吸収され、メモリセル部へ電子が到達しない構成
となっている。

〔発明が解決しようとする課題） バックゲートバイアスＶＢＢＩを印加する事は、回路の
安定動作又は入力信号に負のサージが入った場合の電子
のＰ型シリコン基板への注入を防止するＩ味で重要であ
るが、下記のような問題が生じる。

■ＤＲＡＭの記憶素子であるメモリセルキャパシタにデ
ータ“旧ｇｈ”を記憶させる場合を例にとると、ゲート
（２０）が“旧ｇｈ”レベルになり、メモリセルトラン
ジスタがＯＮシ、メモリセルキャパシタのＮ＋拡散層（
２１）から電子が引き抜かれて、このＮ＋拡散層（２１
）の電位は、Ｖｃｃレベルすなわち“旧ｇｈ″レベルに
なる。この場合、Ｐ型シリコン基板の電位は、負の電位
、Ｖ［ｌＢ＋になるので、メモリセルのＮ＋拡散層（２
１）とＰ型シリコン基板（１）は逆方向にバイアスされ
る。

従って、ここに逆方向の漏れ電流が生じ、これは、同−
ＶｃｃであればＶＢＢｌを小さく　（絶対値は大きく）
すると増える事になる。従って、メモリセルに蓄積され
たデータをできるだけ長く保持するためにはＶＢＢｌは
できるだけ大きく（浅く）する事か望ましい。

■深いＶＢＢＩを発生させ、チップ全体に供給するため
には、ＶＢＢＩの発生回路の能力を大きくしなければな
らず、ＤＲＡＭのスタンドバイ時の消費電流が大きくな
る。

■又、他の観点で、従来のＤＲＡＭではＶＢＢＩよりも
、負で大きなサージが入力ピン（１３）から入ると、Ｎ
＋拡散層（１２）から、Ｐ型シリコン基板（１）に注入
され、この一部がメモリセルのＮ＋拡散層（２１）に到
達し、前記の様にメモリセルに情報“旧ｇｈ”が書きこ
まれている場合に、情報を反転させ“Ｌｏｗ　　レベル
にするというトラブルが生じていた。この対策としては
入力ピンとメモリセルをできる限り離し、電子がメモリ
セルに到達しにく（したり、ＶＢＢを深（して、負のサ
ージに対し、電子の注入を起きに（くするといった方法
を従来は取っていたが、チップサイズが大きくなったり
、消費電流が増えるといった問題点が生じ有効とは言え
なかった。

この発明は上記の様な問題点を解決するためになされた
もので、 ■ＤＲＡＭの記憶保持時間を長くする事、のスタンドバ
イ時の低消費電力化、 ■入力ピンに負のサージが入った場合の誤動作防止 を図った半導体記憶装置を得る事を目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、従来のＰ型シリコン
基板中にＮ型の不純物によるＮ−ウェルをつくり、さら
にこのＮ−ウェルの中にＰ−ウェルをつ（す、このＰ−
ウェルの中に通常の周辺回路や、信号入力部を設け、メ
モリセル部は通常のＰ型シリコン基板につ（り込む。こ
こで、Ｐ型シリコン基板は負の電圧で絶対値の小さい（
浅い）バックゲートバイアス電圧ＶＢＢ２を印加し、上
記、Ｎ−ウェルはＶ。Ｃを印加、Ｐ−ウェルにはメモリ
セル部よりも負で大きい（深い）バックゲートバイアス
電圧ＶＢＢＩを印加する様にして、Ｎ−ウェルによりメ
モリセルのあるＰ型シリコン基板に印加されるバックゲ
ートバイアス電圧と、周辺回路や外部信号入力部を設け
られたＰ−ウェルに加えるバックゲートバイアス電圧の
大きさを異なる様にしたものである。

〔作用〕

この発明における半導体記憶装置のＮ−Ｗｅｌｌは、メ
モリセル部と他周辺回路に印加されるバックゲートバイ
アス電圧のレベルを分離し、メモリセル部には浅いバッ
クゲートバイアス電圧ｖＢＢ２を、その他の周辺部には
、深いバックゲートバイアス電圧ＶＢＢＩを印加できる
様にしたので、■メモリセル部には、浅いバックゲート
バイアス電圧Ｖ［１８２を与えるため、メモリセルキャ
パシタのＮ＋拡散層からＰ型シリコン基板へ流れるリー
ク電流は小さくなる。

■シリコン基板全体に深いＶＢＢを与える必要がな（な
る。

■入力信号に負のサージが入り、Ｎ＋拡散層から、電子
がＰ−ウェルにされても、Ｎ−ウェルに総て取り込まれ
るため電子はメモリセルに達しなくなる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例であるダイナミック型半導体記
憶装置のバックゲートバイア”ス回路と半導体基板電圧
供給方法の説明断面図である。

図において、符号（１）より（２４）までは前記従来の
ものと同一であるのでその説明を省略する。図中、（２
９）はＰ型シリコン基板（１）中につ（られたＮ−’ウ
ェル、（２５）はＮ−ウェル（２９）をＶｃｃに接続す
る゛端子、（３０）はＮ−ウェル（２９）中につくられ
たＰ−ウェルで、バックゲートバイアス発生回路（２６
）によりＶＢＢ＋の電位となる。

そして周辺回路及び信号回路及び信号入力部〔符号（１
）から符号（１５））はこのＰ−ウェル（３０）上に形
成される。

（２８）は新たに設けられたバックゲートバイアス発生
回路ＶＢＢ２で、Ｐ型シリコン基板（１）に、バックゲ
ートバイアス電圧Ｖ　！１８２を供給する。

そして、メモリセル部（１６）〜（２４）はＰ型シリコ
ン基板（１）上に形成される。

次に動作について説明する。

動作については基本的には前記従来のものと同一である
が、メモリセル部には浅いバックゲートバイアス電圧Ｖ
　ＢＢ！が印加されるため、メモリセルキャパシタのＮ
＋拡散層（２１）とＰ型シリコン基板（１）との間に流
れる逆方向リーク電流は小さ（なる。

又、入力信号Ｖｉｎに負のサージが入り、Ｎ＋拡散層（
１２）からＰ−ウェル（３０）に電子が注入される事が
生じ、ＶＣＣを・印加されたＮ＋拡散層（１１）及び（
１４）に吸収されない電子があっても、電子はＶｃｃを
印加されたＮ−ウェル（３０）中に吸収され、メモリセ
ル部までは達しない。

〔発明の効果〕

以上の様にこの発明によれば、 ■メモリセル部に印加されるバックゲートバイアス電圧
Ｖ　ＢＩ３を浅（する事ができるため、メモリセルキャ
パシタのＮ＋拡散層と、Ｐ型シリコン基板とに加わる逆
方向バイアス電圧が小さくなるため、逆方向り一′り電
流が減少し、“旧ｇｈ”のデータ記憶保持時間が長くな
り、ＤＲＡＭのリフレッシュ動作の間隔も長くできる。

２入力部号Ｖｉｎが負のレベルになり、Ｐ−ウェルＯ注
入され、Ｐ−ウェル中を移動して行く事が生じても、こ
れらの電子はＶｃｃを印加されたＮ−ウェルに総て吸収
されるため、メモリセルに到達する事はない。従って、
メモリセルのデータがこの種の電子によって反転する事
がなくなる。

■ＤＲＡＭではメモリセル部がチップ全体の大部分を占
めるが、この部分に深いバックゲートバイアスを与えな
（なるために、スタンドバイ状態での消費電流を小さく
できる。

■リフレッシュ特性が上記■の効果で改善されるため、
外部から侵入するα線によって引き起こされるソフトエ
ラーに対して強くなる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の説
明断面図、第２図は従来の半導体記憶装置の説明断面図
である。 図において、（１）はＰ型シリコン基板、（２）と（７
）はＮ＋拡散層、（４）はトランジスタのゲート酸化膜
、（５）はそのゲート電極、（１１）と（１４）はＮ“
拡散層を囲むＶｃｃにつながるＮ＋拡散層、（１２）は
入力信号ＶｉｎにつながるＮ＋拡散層、（１６）と（２
１）はメモリセルトランジスタのＮ＋拡散層、（１８）
はメモリセルトランジスタのゲート酸化膜、（２０）は
そのゲート電極、（２２）はメモリセルキャパシタのゲ
ート酸化膜、（２３）はメモリセルキャパシタのゲート
電極、（２６）はバックゲートバイアス電圧発生回路、
（２８）もバックゲート電圧発生回路、（２９）はＮ−
ウェル、（３０）はＮ−ウェル中に形成されたＰ−ウェ
ルを示す。 尚、図中、同一番号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 第１の電源電圧が印加される第１導電型の半導体基板と
   、この半導体基板に形成され第２の電源電圧が印加され
   る第２導電型の第１のウェル領域と、この第１のウェル
   領域中に形成され第３の電源電圧が印加される第１導電
   型の第２のウェル領域を備え、前記第１の電源電圧の絶
   対値と、第３の電源電圧の絶対値のいずれか一方を他方
   よりも小さくし、絶対値の小さい電源電圧の印加される
   半導体基板又は、ウェル上に、ＤＲＡＭのメモリセルを
   形成した事を特徴とする半導体記憶装置。