JPH01109762A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補型絶縁ゲート電界効果トランジスタ（Ｃ
ｏｍｐｌｉｍｅｎｔａｒｙ　）ｌｅｔａｌ　Ｉｎｓｕｌ
ａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅ
ｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ　１以下ＣＭＸＳト
ランジスタという）を用いて構成した半導体メモリ装置
に関するものである。

（従来の技術） 半導体メモリ装置としては、読出し専用メモリ（以下、
ＲＯＭという）や随時読み書き可能なメモリ（以下、Ｒ
ＡＭという）等があり、さらにそのＲＡＭにはデータの
記憶を行っているメモリセルがたすき接続されたフリッ
プフロップからなるスタティックＲＡＭと、メモリセル
として絶縁ゲ−ト電界効果トランジスタ（以下、ＭＩＳ
トランジスタという）の１つであるＭＯＳトランジスタ
のゲートの容量と高入力抵抗による電荷の蓄積による記
憶作用を利用したダイナミックＲＡＭとがある。これら
の半導体メモリ装置は記憶容量の増大を図るために、高
集積化の傾向にある。例えば、ＭＯＳトランジスタを用
いたダイナミックＲＡＭでは、約３年でチップ当りの容
量が４倍に増加してきている。ざらに最近では高集積化
以外にダイナミックＲＡＭの高機能化も指向されるよう
になってきており、例えば疑似的にスタティックＲＡＭ
のように扱えるスタティックコラム動作が可能なものや
、画像処理に適するようにシリアル出ツノポートも持っ
たメモリ等が開発されつつある。

このような高度な回路機能をもたせたダイナミックＲＡ
Ｍを従来から広く用いられているＮチャネルＭＯＳプロ
セス技術によるブートストラップを用いたＥ−Ｅロジッ
ク回路（２個のエンハンスメント型ＭＯＳトランジスタ
を直列接続した論理回路）で実現しようとすると、消費
電力や回路マージンといった点において設計上の困難が
生じるため、消費電力が少なく、複雑なロジックの形成
が容易なＣＭＯＳプロセス技術を用いるようになってき
た。

従来、この種のＣＭＩＳトランジスタを用いたダイナミ
ックＲＡＭとしては、ＭＩＳトランジスタを用いた複数
のダイナミックメモリセルを有するメモリセルアレイと
、ＣＭＩＳトランジスタからなるアドレスデシーダ等を
有しメモリセルアレイに対する読み書き動作を制御する
周辺回路とが、同一の半導体基板に形成された構成のも
のであった。

ところが、このようなダイナミックＲＡＭでは、メモリ
セル間のリーク電流がデータの記憶保持特性に大きな影
響を及ぼすため、半導体基板上に基板バイアス発生回路
を内蔵させ、この回路から基板バイアスを印加して半導
体素子領域（フィールド領域）の反転を防止し、それに
よってリーク電流の減少を図るようにしていた。

（発明が解決しようとする問題点） しかしながら、上記の基板バイアス発生回路を内蔵した
ダイナミックＲＡＭでは、その基板バイアス発生回路が
限られた電流供給能力しか持っておらず、サージや過大
なノイズ等によって瞬間的に大きな基板電流が流れた場
合、基板バイアスが変動し、最悪の場合にはＰＮ接合が
順バイアスされて奇生トランジスタによるＰＮＰＮ構造
の奇生サイリスタがトリガーし、ラッチアップが発生し
て電源・接地端子間に過大電流が流れるおそれがあった
。このようなラッチアップが発生すると、電源を遮断し
ない限り正常動作に復帰しないため、誤動作や素子の破
壊を招くという問題を生じる。

本発明は前記従来技術が持っていた問題点として、基板
バイアス発生回路を内蔵した半導体メモリ装置における
ラッチアップの発生という点について解決した半導体メ
モリ装置を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、単一導電型のＭ
ＩＳトランジスタで構成されたデータ格納用のメモリセ
ルアレイと、ＣＭ■ＳＭＯＳトランジスタされ前記メモ
リセルアレイに対するデータの読み書き動作を制御する
周辺回路と、所定のバイアス電圧を発生する基板バイア
ス発生回路とか、同一の半導体基板に形成された半導体
メモリ装置において、前記基板バイアス発生回路の出力
側を前記メモリセルアレイの形成領域に接続し、電源電
圧及び接地電位を前記周辺回路の形成領域に接続したも
のである。

（作　用） 本発明によれば、以上のように半導体メモリ装置を構成
したので、メモリセルアレイではそれに印加され不バイ
アス電圧によってリーク電流が減少し、外部からのノイ
ズ等によってラッチアップを引き起しやすい周辺回路に
はバイアス電圧が印加されずに電源電圧及び接地電位に
固定されるため、基板バイアス発生回路の過負荷等によ
って引き起されるラッチアップの防止が可能となる。従
って前記問題点を除去、できるのである。

（実施例）　　　　　　　″ 第１図（１）、（２＞は本発明の実施例に係る半導体メ
モリ装置の要部断面図であり、同図（１）はメモリセル
の断面、同図（２）は周辺回路の一部の断面をそれぞれ
示している。また第２図は本発明の実施例を示す半導体
メモリ装置の全体構成図である。

先ず・、第２図を参照しつつ半導体メモリ装置の全体の
回路構成を説明する。この半導体メモリ装置は、ＣＭＩ
Ｓトランジスタの１つである０ＭＯ３トランジスタを用
いたダイナミックＲＡＭであり、ＭＩＳトランジスタの
１つである例えばＮチャネルＭＯＳトランジスタ（以下
、ＮＭＯ８という）からなるメモリセルがワードライン
１Ｗ及びビットライン１Ｂにマトリクス状に接続された
メモリセルアレイ１を備え、そのメモリセルアレイ１に
はそれに対する読み書き動作を制御するための周辺回路
１０と、所定のバイアス電圧ｖｂを発生する基板バイア
ス発生回路２０とが接続され、それらのメモリセルアレ
イ１、周辺回路１０及び基板バイアス発生回路２０が同
一の半導体基板、例えばＮ型半導体基板に形成されてい
る。

周辺回路１０は、ＣＭＯＳトランジスタで構成された回
路であり、複数のアドレス信号ＡＤのうちのローアドレ
ス（行アドレス）をラッチするローアドレスラッチ回路
１１、及びコラムアドレス（列アドレス）をラッチする
コラムアドレスラッチ回路１２を有している。ローアド
レスラッチ回路１１には、ローアドレスを解読するロー
アドレスデコーダ１３、及びその解読された信号に基づ
き１つのワードライン１Ｗを駆動するワードドライバ１
４が接続されている。コラムアドレスラッチ回路１２に
は、コラムアドレスを解読するコラムアドレスデコーダ
１５、メモリセルアレイ１からビットライン１Ｂを通し
て読出された信号を増幅するセンスアンプ１６、及び前
記コラムアドレスデコーダ１５の出力で選択される１つ
のセンスアンプ出力、つまり読出しデータＤｏｕｔを送
出するデータバッファ１７が接続されている。このデー
タバッファ１７は、外部からのデータ［）　ｉ　ｎ。

を入力する機能も有している。これらの各回路を駆動す
るための信号は、ローアドレスストローブ信号ＲＡＳ及
びコラムアドレスストローブ信号ＣＡＳという２つの制
御信号からタイミングジェネレータ１８によって作られ
ている。

基板バイアス発生回路２０は、例えばリングオシレータ
及び整流回路で構成され、外部から供給される電源電圧
Ｖｃｃによってリングオシレータが発振し、その発掘出
力を整流回路で整流して一３Ｖ程度の電圧を発生し、そ
の電圧ｖｂをメモリセルアレイ１のみに供給す・る回路
である。なお、第２図中のＶＳＳは接地電位である。

以上のようなダイナミックＲＡＭの動作を説明する。

メモリセルアレイ１中に記憶されたデータを読出す場合
、外部から供給されたアドレス信ＱＡＤのうち、ローア
ドレスがローアドレスラッチ回路１１に、コラムアドレ
スがコラムアドレスラッチ回路１２にそれぞれ一時的に
保持される。ローアドレスラッチ回路１１にラッチされ
たローアドレスは、ローアドレスデコーダ１３で解読さ
れ、その解読結果によって特定の１つのワードドライバ
１４がアクティブ状態となり、ワードライン１Ｗが駆動
される。すると、メモリセルアレイ１から読出された信
号がビットライン１Ｂを通してセンスアンプ１６で増幅
される。一方、コラムアドレスラッチ回路１２でラッチ
されたコラムアドレスは、コラムアドレスデコーダ１５
で解読され、その解読結果によって特定の１つのセンス
アンプ出力が選択され、そのセンスアンプ出力がデータ
バッファ１７に続出されて読出しデータ［）ｏｕｔの・
形で出力される。

また、外部からのデータＤｉｎをメモリセルアレイ１に
書込む場合、そのデータＤｉｎがデータバッファ１７に
入力され、ローアドレスデコーダ１３で選択されたワー
ドラインとコラムアドレスデコーダ１５で選択されたビ
ットラインとに接続されたメモリセル中に、前記の入力
データＤｉｎが書込まれることになる。

次に、第１図（１）、（２＞を参照しつつメモリセルア
レイ１中のメモリセル、及び周辺回路１０の内部構造を
説明する。

第１図（１）に示すように、メモリセルアレイ１中のメ
モリセルは、Ｎ型半導体基板３０に形成されたＰ型島状
領域（以下、Ｐウェルという）３１中に作られている。

Ｐウェル３１の表面には素子分離用のフィールド酸化膜
３２、及びキャパシタ用の薄い酸化膜３３が形成され、
さらにその上にキャパシタ電極３４が形成されており、
それらの酸化膜３３及びキャパシタ電極３４でデータ記
憶用のキャパシタ１００が構成されている。キャパシタ
１００に隣接するＰウェル３１の表面には、ゲート酸化
膜３５−１を介してゲート電極３６−１が形成され、さ
らにそのゲート電極３６−１の両端部の下方にＮ′拡散
層からなるソース・トレイン領域３７−１が形成され、
それらのゲート酸化膜３５−Ｌゲート電極３６−１、及
びソース・ドレイン領域３７−１によって信号転送用の
トランスファゲートトランジスタ２００が構成されてい
る。

また、フィールド酸化膜３２の近傍のＰウェル３１の表
面には、Ｐ＋拡散層３８−１が形成されている。そして
キャパシタ１００、トランス７７ゲートトランジスタ２
００．及びＰ　拡散層３８−１の上には、絶縁膜３９、
Ａ、ｌ！等の配線層４０−１．４０−２、及び保護膜４
１が積層され、配線層４０−１が絶縁膜３９に開けられ
たコンタクト孔を通してソース・ドレイン領域３７−１
の一方に接続されると共に、配ＩＩ層４０−２が絶縁膜
３９に開けられたコンタクト孔を通してＰ　拡散層３８
−１に接続されている。配線層４０−２は第２図の基板
バイアス発生回路２０の出力側に接続され、その回路２
０から供給されるバイアス電圧ｖｂが配線層４０−２及
びＰ　拡散層３８−１を通してＰウェル３１に供給され
る。

第１図（２）に示すように、周辺回路１０はメモリセル
アレイ１と同一のＮ　半導体基板１に形成されており、
ＰチャネルＭＯＳトランジスタ（ＰＭＯ３という＞３０
０と、そのＰＭＯ８３００とフィールド酸化膜３で分離
されてＰウェル中に形成されたＮＭＯ８４００とで構成
されるＣＭＯＳトランジスタを有している。

ＰＭＯ３３００は、Ｎ型半導体基板３０の主表面に形成
されたピ拡散層からなるソース・ドレイン領域３８−３
と、その上にゲート酸化膜３５−３を介して形成された
ゲート電極３６−１とで構成されている。ＮＭＯ５４０
０はＰウェル３１の主表面に形成されたＮ　拡散層から
なるソース・ドレイン領域３７−２と、その上にゲート
酸化膜３５−２を介して形成されたゲート電極３６−１
とで構成されている。

ＰＭＯ３３００の近傍のＮ型半導体基板３０の主表面に
はに拡散ＩＷ３７−３が形成されると共に、ＮＭＯ３４
００の近傍のＰウェル３１の主表面にはピ拡散層３８−
２が形成され、それｂのへ　拡散層３７−３、Ｐ　拡散
層３８−２、ＰＭＯ３３００、及びＮＭＯ３４００の上
り、絶縁膜３９、Ａ、Ｉｌ等の配線層４０−３．４０−
３、及び保護膜４１が積重されている。そしてＰＭＯ８
３００及びＮＭＯ３４００は配線層を介して直列に接続
され、ざらにそのＰＭＯ３３００のソース・ドレイン領
域３８−３の一方が配線層４０−４を介して電源電圧Ｖ
ＣＣに接続されると共に、そのＮＭＯ３４００のソース
・トレイン領域３７−２の一方が配線層４０−３を介し
て接地電位ｙｓｓに接続されている。さらに電源電圧Ｖ
ｃｃは配線層４０−４、絶縁ｒｌＩＡ３９に−開けられ
たコンタクト孔、及びＮ　拡散層３７−３を介してＮ型
半導体基板３０に接続されると共に、接地電位ＶＳＳは
配線層４０−３、絶縁膜３９に開けられたコンタクト孔
、及びＰ　拡散層３８−２を介してＰウェル３１に接続
されている。

以上の構成において、第１図（１）のメモリセルは、第
２図のローアドレスデコーダ１３及びコラムアドレスデ
コーダ１５によって選択されたトランスファゲートトラ
ンジスタ２００がオンまたはオフすることにより、それ
に接続されたキャパシタ１００に対してデータの読出し
や書込みか行われる。ここで、第２図の基板バイアス回
路２０から出力された例えば−３Ｖ程度のバイアス電圧
ｖｂが配線層４０−２及ヒＰ　　拡散層３８−１を通し
てＰウェル３１に印加されるため、フィールド酸化膜３
２で分離されたメモリセル領域の極性の反転が防止でき
、それによってキャパシタ１００に対するリーク電流が
減少して記憶保持特性が向上する。また第１図（２）の
周辺回路において、ＰＭＯ３３００及びＮＭＯ８４００
で構成されるＣＭＯＳトランジスタは、それらの共通接
続されるゲート電極３６−１に与えられる信号を反転す
る機能を有している。そしてこの０ＭＯ８トランジスタ
にはバイアス電圧ｖｂが印加されず、Ｎ型半導体基板３
０の電位がＮ　拡散層３７−３及び配線層４０−４を通
して電源電圧ＶＣＣに固定されると共に、Ｐウェル３１
の電位がＰ　拡散層３Ｂ−２及び配線層４０−３を通し
て接地電位ＶＳＳに固定されるため、第２図の基板バイ
アス発生回路２０の過負荷により変動するバイアス電圧
ｖｂの影響を受けず、そのバイアス電圧ｖｂの変動によ
って引き起されるラッチアップを防止できる。つまり、
外部からのノイズ等によってラッチアップを引き起しや
すい周辺回路１０には、バイアス電圧ｖｂを印加しない
ようにして、その周辺回路１０におけるラッチアップを
なくすようにしている。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがめる。

（ａ＞　　第１図においてＮ型半導体基板３０を用いて
いるが、これをＰ型半導体基板とし、それに対応してＰ
ウェル３１をＮウェルとし、さらに第１図（１）のメモ
リセル部のＰ型半導体基板にのみパイアズ電圧ｖｂを印
加する構成等にしても、上記実施例とほぼ同様の作用、
効果が得られる。

（ｂ）　　第１図（１）、（２＞の断面構造、及び第２
図の周辺回路１０の回路構成は、図示以外のものに変形
できる。さらに本発明の半導体メモリ装置では、ＭＯＳ
トランジスタ及びＣＭＯＳトランジスタ以外のＭＩＳト
ランジスタ及びＣＭＩＳＭＯＳトランジスタて構成した
り、あるいはダイナミックＲＡＭ以外のスタティックＲ
ＡＭ等の他の半導体メモリ装置にも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、リーフ電
流を低く抑える必要のあるメモリセルアレイのみにバイ
アス電圧を印加し、外部からのノイズ等によってラッチ
アップを引き起しやすい周辺回路にはバイアス電圧を印
加せずに電源電圧及び接地電位に固定するので、バイア
ス電圧の変動によるラッチアップを的確に防止できる。

【図面の簡単な説明】

第１図（１）、（２＞は本発明の実施例に係る半導体メ
モリ装置の要部断面図であって、同図（１）はメモリセ
ルの断面図、及び同図（２）は周辺回路の断面図、第２
図は本発明の実施例を示す半導体メモリ装置の全体構成
図である。 １・・・・・・メモリセルアレイ、１０・・・・・・周
辺回路、２０・・・・・・基板バイアス発生回路、３０
・・・・・・Ｎ型半導体基板、３１・・・・・・Ｐウェ
ル、１００・・・・・・キャパシタ、２００・・・・・
・トランスファゲートトランジスタ、３００・−−−−
・ＰＭＯ３，４００−・・−ＮＭＯ３、ｖｂ・・・・・
・バイアス電圧、ＶＣＣ・・・・・・電源電圧、ｖＳＳ
・・・・・・接地電位。

Claims (1)

1. 【特許請求の範囲】 １、単一導電型の絶縁ゲート電界効果トランジスタで構
   成されたデータ格納用のメモリセルアレイと、相補型絶
   縁ゲート電界効果トランジスタで構成され前記メモリセ
   ルアレイに対するデータの読み書き動作を制御する周辺
   回路と、所定のバイアス電圧を発生する基板のバイアス
   発生回路とが、同一の半導体基板に形成された半導体メ
   モリ装置において、 前記基板バイアス発生回路の出力側を前記メモリセルア
   レイの形成領域に接続し、 電源電圧及び接地電位を前記周辺回路の形成領域に接続
   したことを特徴とする半導体メモリ装置。 ２、前記メモリセルアレイは、ダイナミック型ランダム
   アクセスメモリセルで構成された特許請求の範囲第１項
   記載の半導体メモリ装置。 ３、前記メモリセルアレイの形成領域は、前記半導体基
   板、またはその半導体基板内に形成された反対の伝導型
   をもつ島状領域である特許請求の範囲第２項記載の半導
   体メモリ装置。