JPH05267617A

JPH05267617A - ダイナミックｒａｍ

Info

Publication number: JPH05267617A
Application number: JP4061731A
Authority: JP
Inventors: Masao Taguchi; 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-18
Filing date: 1992-03-18
Publication date: 1993-10-15
Anticipated expiration: 2015-05-29
Also published as: JP3047605B2

Abstract

(57)【要約】【目的】メモリセルが形成されたウエルのバックゲート
電圧をゼロ・バイアス電圧とし、消費電力の低減化と、
リフレッシュ特性の向上化とを図るようにしても、信号
雑音等に原因した周辺回路部によるウエル電圧の変動
や、セルプレートの電圧変動を原因として蓄積電極とウ
エルとの間のｐｎ接合が順方向バイアス状態になること
による蓄積データの破壊を回避できるようにする。【構成】周辺回路部２のｐ型ウエル１３とは電気的に分
離され、かつ、抵抗２５を介して接続されたメモリセル
専用のｐ型ウエル２３にメモリセルを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基板表面に形成された
島領域、いわゆるウエルにメモリセルを形成してなるダ
イナミックＲＡＭ（dynamic random access memory．以
下、ＤＲＡＭという）に関する。

【０００２】

【従来の技術】従来、半導体集積回路では、ＭＯＳトラ
ンジスタが形成されたウエルにバックゲート電圧（ウエ
ルバイアス電圧）が印加される。かかるバックゲート電
圧は、ウエルに形成されたＭＯＳトランジスタのソース
とウエルとの間のｐｎ接合を積極的に逆バイアス状態と
するためのものである。

【０００３】このように、バックゲート電圧をウエルに
印加する場合には、ウエルに形成されたＭＯＳトランジ
スタのソースの電圧が雑音信号により多少変動しても、
ウエルに形成されているＭＯＳトランジスタのソースと
ウエルとの間のバイアス状態が順方向になって少数キャ
リアがＭＯＳトランジスタのソースからウエル内に注入
されるのを防止することができる。

【０００４】特に、ＤＲＡＭでは、例えば、少数キャリ
アが周辺回路部のＭＯＳトランジスタからウエル内に注
入されてしまうと、これがウエル内に形成されているメ
モリセルの蓄積電極に吸収され、蓄積データが破壊され
てしまう場合があるので、メモリセルが形成されている
ウエル内への少数キャリアの注入は絶対に避けなければ
ならない。

【０００５】したがって、雑音信号レベルを考慮したバ
ックゲート電圧をウエルに印加する必要があるが、近
年、ＭＯＳトランジスタは微細化され、これに伴い、Ｄ
ＲＡＭでは、電源電圧の低電圧化が図られているため、
チップ上の雑音信号レベルも小さくなり、従来よりもバ
イアス電圧を小さくする方向にある。

【０００６】ここに、消費電力及びリフレッシュ特性の
点からすれば、メモリセルが形成されているウエルに対
するバックゲート電圧は、小さな値、できれば、ゼロ・
バイアス電圧、即ち、ｐウエルであれば、接地電圧、ｎ
ウエルであれば、内部電源電圧にバイアスすることが望
ましい。

【０００７】即ち、アクセス状態では、センスアンプに
大電流が流れるため、チップに搭載されたバックゲート
電圧生成回路の消費電力は目立たないが、スタンバイ状
態では、チップ全体の消費電流はマイクロアンペアオー
ダと小さくなるため、バックゲート電圧生成回路の消費
電力は目立つようになる。したがって、消費電力の点か
らして、バックゲート電圧は、小さな値、できれば、ゼ
ロ・バイアス電圧であることが望ましい。

【０００８】また、ＤＲＡＭにおけるリフレッシュ周期
は、バックゲート電圧と反比例関係にあり、バックゲー
ト電圧が小さい程、蓄積容量のデータ保持時間を長くし
て、リフレッシュ周期を長くすることができる。したが
って、リフレッシュ特性の点からしても、バックゲート
電圧は、小さな値、できれば、ゼロ・バイアス電圧であ
ることが望ましい。

【０００９】この場合、メモリセルの転送ゲートをなす
ＭＯＳトランジスタのスレッショルド電圧はバックゲー
ト電圧に応じて調整する必要があるが、例えば、ｐ型ウ
エルにｎＭＯＳトランジスタを形成する場合において、
無調整とする場合には、バックゲート電圧は、−１.５
［Ｖ］程度とすることが好適で、それよりも深くても、
浅くても、リフレッシュ特性は悪化してしまう。

【００１０】ここに、最初からバックゲート電圧をゼロ
・バイアス電圧とすることを前提として、適正なスレッ
ショルド電圧となるように、メモリセルの転送ゲートを
なすＭＯＳトランジスタを作っておけば、バックゲート
電圧をゼロ・バイアス電圧とすることができる。

【００１１】

【発明が解決しようとする課題】しかし、メモリセルが
形成されている部分のバックゲート電圧を単純にゼロ・
バイアス電圧にしてしまうと、蓄積電極とウエルとの間
のｐｎ接合には拡散電位しか加わらなくなり、例えば、
信号雑音等に原因して周辺回路のＭＯＳトランジスタが
ウエルの電圧をわずかに変動させた場合でも、蓄積電極
とウエルとの間のｐｎ接合は順方向バイアス状態になっ
て、メモリセルのリフレッシュ特性を悪化させてしまう
という問題点があった。

【００１２】また、セルプレートは、容量的に蓄積電極
と結合しており、セルプレートの電圧変化は、ほぼその
まま蓄積電極の電圧変化となる。このため、メモリセル
が形成されている部分のバックゲート電圧を単純にゼロ
・バイアス電圧にした場合において、セルプレートが電
圧変化を起こした場合、蓄積電極とウエルとの間のｐｎ
接合は順方向バイアス状態になり、蓄積電極からウエル
内に少数キャリアが注入され、蓄積データの破壊を招い
てしまう場合があるという問題点があった。

【００１３】本発明は、かかる点に鑑み、メモリセルが
形成されたウエルのバックゲート電圧をゼロ・バイアス
電圧として、消費電力の低減化と、リフレッシュ特性の
向上化とを図るようにしても、信号雑音等に原因した周
辺回路部によるウエル電圧の変動や、セルプレートの電
圧変動を原因として蓄積電極とメモリセルが形成された
ウエルとの間のｐｎ接合が順方向バイアス状態になるこ
とによる蓄積データの破壊を回避できるようにしたＤＲ
ＡＭを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明によるＤＲＡＭ
は、周辺回路のウエルとは電気的に分離され、かつ、ゼ
ロ・バイアス電圧を供給し得る電圧源に抵抗を介して接
続されたメモリセル専用のウエルにメモリセルを形成す
るというものである。

【００１５】

【作用】本発明においては、メモリセルが形成されるウ
エルは、メモリセル専用のウエルとされ、周辺回路のウ
エルとは電気的に分離されているので、信号雑音等に原
因して周辺回路部のウエルが電圧変動しても、メモリセ
ル専用のウエルは、この影響を受けず、蓄積電極とメモ
リセル専用のウエルとの間のｐｎ接合が順方向バイアス
状態となることはない。

【００１６】したがって、信号雑音等に原因した周辺回
路によるウエル電圧の変動によって蓄積電極とウエルと
の間のｐｎ接合が順方向バイアス状態になることによる
蓄積データの破壊を回避できる。

【００１７】また、本発明においては、メモリセルが形
成されるウエルは、ゼロ・バイアス電圧を供給し得る電
圧源に抵抗を介して接続されているので、その電圧変動
に対して、メモリセルが形成されているウエルは、フロ
ーティング状態となる。

【００１８】この結果、セルプレート電圧が変動した場
合、その電圧変動は、セルプレートとメモリセルが形成
されるウエルとの間の寄生容量を介してウエルに伝達さ
れ、メモリセルが形成されるウエルもセルプレート電圧
と同様に変動し、蓄積電極とメモリセルが形成されたウ
エルとが順方向バイアスとなることはない。

【００１９】したがって、セルプレートの電圧変動を原
因として蓄積電極とメモリセル専用のウエルとの間のｐ
ｎ接合が順方向バイアス状態になることによる蓄積デー
タの破壊を回避できる。

【００２０】なお、メモリセル専用のウエルを、メモリ
セルの蓄積容量のセルプレートに所定の電圧を供給する
セルプレート電圧源に接続された反対導電型のウエル内
に形成する場合には、基板の電圧変動の影響を受けない
ようにすることができる。

【００２１】

【実施例】以下、図１及び図２を参照して、本発明の第
１実施例及び第２実施例について説明する。

【００２２】第１実施例・・図１図１は本発明の第１実施例の要部を示す断面図である。
図中、１はｎ型シリコン基板、２は周辺回路部、３はメ
モリセルアレイ部である。

【００２３】また、周辺回路部２において、４は外部か
ら供給される電源電圧Ｖcc、例えば、３［Ｖ］が入力さ
れるＶcc用のパッド、５は接地用のパッド、６は基板１
とのコンタクトを図るためのｎ⁺拡散層であり、基板１
は、このｎ⁺拡散層６を介して３［Ｖ］にバイアスされ
ている。

【００２４】また、７は外部から供給される３［Ｖ］の
電源電圧Ｖccを２［Ｖ］の内部電源電圧Ｖintに降圧す
る降圧回路であり、この降圧回路７はｐＭＯＳトランジ
スタ８で構成されている。なお、このｐＭＯＳトランジ
スタ８において、９はソースをなすｐ⁺拡散層、１０は
ドレインをなすｐ⁺拡散層、１１はポリシリコンからな
るゲートである。

【００２５】また、１２は降圧回路７から出力される内
部電源電圧Ｖintを電源電圧として使用する内部電源電
圧使用回路であり、この内部電源電圧使用回路１２にお
いて、１３はｐ型ウエル、１４はｐ型ウエルとのコンタ
クトを図るためのｐ⁺拡散層であり、ｐ型ウエル１３
は、このｐ⁺拡散層１４を介して０［Ｖ］にバイアスさ
れている。

【００２６】また、１５はｐＭＯＳトランジスタ、１６
はｎＭＯＳトランジスタであり、ｐＭＯＳトランジスタ
１５において、１７はソースをなすｐ⁺拡散層、１８は
ドレインをなすｐ⁺拡散層、１９はポリシリコンからな
るゲート、ｎＭＯＳトランジスタ１６において、２０は
ドレインをなすｎ⁺拡散層、２１はソースをなすｎ⁺拡散
層、２２はポリシリコンからなるゲートである。

【００２７】また、メモリセルアレイ部３において、２
３はｐ型ウエル、２４はｐ型ウエル２３とのコンタクト
を図るためのｐ⁺拡散層、２５は抵抗、２６はｎＭＯＳ
トランジスタであり、ｐ型ウエル２３は、抵抗２５及び
ｎＭＯＳトランジスタ２６の並列回路を介して接地され
ている。

【００２８】なお、ＳＴＸは、電源投入時、電源が所定
の電圧に立ち上がるまで、入出力回路を動作させないよ
うにするためのスタータ信号であり、タイマー回路の働
きで、電源投入時、電源電圧が所定の電圧に立ち上がる
まで、Ｈレベルとされ、電源電圧が所定の電圧に立ち上
がった後は、Ｌレベルとされる。

【００２９】したがって、この第１実施例においては、
電源投入時、電源電圧が所定の電圧に立ち上がるまで
は、ｎＭＯＳトランジスタ２６はＯＮとされ、ｐ型ウエ
ル２３は、ｎＭＯＳトランジスタ２６を介して接地され
るので、ｐ型ウエル２３の電位を早期に０［Ｖ］に安定
させることができる。

【００３０】また、２７は蓄積容量、２８はセルプレー
ト、２９はセルプレート電圧Ｖprとして１［Ｖ］を生成
するセルプレート電圧生成回路であり、３０は内部電源
電圧線、３１、３２は抵抗である。

【００３１】また、３３は転送ゲートをなすｎＭＯＳト
ランジスタであり、３４はドレイン（又はソース）をな
すｎ⁺拡散層、３５はソース（又はドレイン）をなすｎ⁺
拡散層、３６はポリシリコンからなるワード線である。
なお、ｎ⁺拡散層３４は、蓄積容量２７の蓄積電極とし
ても機能するものである。また、３７はビット線であ
る。

【００３２】この第１実施例においては、周辺回路部２
のｐ型ウエル１３とメモリセルアレイ部３のｐ型ウエル
２３とは電気的に分離されているので、電子がｎＭＯＳ
トランジスタ１６のソースからｐ型ウエル１３に注入さ
れ、ｐ型ウエル１３の電圧が変動したとしても、ｐ型ウ
エル２３は、この影響を受けず、蓄積電極３４とｐ型ウ
エル２３との間のｐｎ接合が順方向バイアス状態となる
ことによる蓄積データの破壊を回避することができる。

【００３３】また、この第１実施例においては、内部電
源電圧Ｖintが変化すると、セルプレート電位Ｖprも変
化し、このセルプレート２８の電圧変化は、蓄積容量２
７を介して蓄積電極２９の電圧の変化となる。

【００３４】ここに、ｐ型ウエル２３が抵抗２５を介さ
ず完全に接地されている場合には、内部電源電圧Ｖint
の降下により蓄積電極３４の電圧が降下した場合、蓄積
電極３４とｐ型ウエル２３との間のｐｎ接合は順方向バ
イアス状態になってしまう。

【００３５】この場合、仮に、蓄積容量２７がデータ
「０」を蓄積している場合、蓄積電極３４からｐ型ウエ
ル２３に電子が注入されてしまい、蓄積データが「１」
に変化してしまう場合がある。

【００３６】ところが、この第１実施例においては、ｐ
型ウエル２３は、抵抗２５を介して接地されているの
で、電圧変化に対して、ｐ型ウエル２３は、実質的に、
フローティングとなる。

【００３７】この結果、内部電源電圧Ｖintの降下によ
りセルプレート電圧Ｖprが降下した場合、セルプレート
２８とｐ型ウエル２３との間の寄生容量Ｃ_PWを介して、
セルプレート電位Ｖprに連動してｐ型ウエル２３の電位
も降下し、蓄積電極３４とｐ型ウエル２３との間のｐｎ
接合は順方向バイアス状態にはならず、逆方向バイアス
を維持する。

【００３８】したがって、この第１実施例によれば、セ
ルプレート２８の電圧変動を原因として蓄積電極３４と
ｐ型ウエル２３との間のｐｎ接合が順方向バイアス状態
になることによる蓄積データの破壊を回避できる。

【００３９】なお、内部電源電圧Ｖintが急降下し、こ
れが長い間、続いた場合において、抵抗２５が作る時定
数が短いと、ｐ型ウエル２３の電位は、短期間の間に、
過渡的降下状態から０［Ｖ］に回復してしまい、この過
程で、蓄積電極３４とｐ型ウエル２３との間のバイアス
状態が順方向バイアスとなり、蓄積電極３４からｐウエ
ル２３に電子が注入してしまう。

【００４０】これに対し、抵抗２５が作る時定数がリフ
レッシュ周期よりも長ければ、ｐ型ウエル２３の電位が
過渡的降下状態から０［Ｖ］に回復する前に、蓄積容量
２７に対する再書込みが行われ、蓄積電極３４とｐ型ウ
エル２３のｐｎ接合が順方向バイアス状態になることは
ない。したがって、抵抗２５は、ｐ型ウエル２３のまわ
りの寄生容量との時定数がリフレッシュ周期よりも長く
なるような抵抗値に設定することが好適である。

【００４１】また、抵抗２５を介してｐ型ウエル２３を
接地すると、ｐ型ウエル２３内を流れる電流と抵抗２５
によってドロップ電圧が発生するが、ｎＭＯＳトランジ
スタ３３は蓄積電荷を転送するだけであるから大電流は
流れず、ｐ型ウエルを流れる電流も僅かであり、抵抗２
５を介してｐ型ウエル２３を接地しても問題はない。

【００４２】以上のように、この第１実施例によれば、
ｐ型ウエル２３のバックゲート電圧をゼロ・バイアス電
圧である０［Ｖ］とし、消費電力の低減化と、リフレッ
シュ特性の向上化とを図るようにしているが、信号雑音
等に原因した周辺回路部２によるウエル電圧の変動や、
セルプレート２８の電圧変動を原因として蓄積電極３４
とｐ型ウエル２３との間のｐｎ接合が順方向バイアス状
態になることによる蓄積データの破壊を回避できる。

【００４３】なお、セルプレート２８とｐ型ウエル２３
との間に意図的に容量を入れ、ｐ型ウエル２３の電位が
セルプレート２８の電位Ｖprに追従し易すくしても良い
が、セルプレート２３の電位変動が外部から供給される
電源電圧Ｖccから発生している場合には、基板１がｎ型
で電源電圧Ｖccとなっているため、基板１とｐ型ウエル
２３との間の接合容量Ｃ_WSを介してｐ型ウエル２３の電
圧が変調されるので、特に容量を意図的に入れる必要は
ない。

【００４４】但し、一般に内部電源電圧Ｖintの変化に
対してセルプレート２８の電圧変化は概ねその半分にな
るため、接合容量Ｃ_WSを通じてウエル電位が変調された
場合、接合電位の変化に対して過剰に変化を与えてしま
う恐れがある。

【００４５】即ち、外部から供給される電源電圧Ｖccが
急上昇した場合に、ｐ型ウエル２３の電位が上昇し、セ
ルプレート２８の電位の上昇に伴って上昇する蓄積電極
３４の電圧上昇分以上になってしまうと、やはり、蓄積
電極３４とｐ型ウエル２３とのバイアス状態は順方向に
なってしまう。

【００４６】特に、このような事態は、この第１実施例
のように、降圧回路７を設け、外部から供給される電源
電圧Ｖccをチップ内で降圧し、この降圧電圧を内部電源
電圧として使用している場合には顕著である。なぜな
ら、降圧電圧Ｖintは回路的工夫で非常に安定にできる
が、外部電圧は変動が大きいという環境があり得るから
である。

【００４７】このように、この第１実施例においては、
外部から供給される電源電圧Ｖccが急上昇すると、基板
１とｐ型ウエル２３との接合容量Ｃ_WSを介してｐ型ウエ
ル２３の電圧を上昇させてしまい、蓄積電極３４とｐ型
ウエル２３との間を順方向バイアスさせてしまう場合が
あるという不都合があった。この不都合を解消したの
が、次に述べる第２実施例である。

【００４８】第２実施例・・図２図２は本発明の第２実施例の要部を示す断面図である。
図中、３８はｐ型シリコン基板、３９は周辺回路部、４
０はメモリセルアレイ部である。

【００４９】また、周辺回路部３９において、４１は外
部から供給される電源電圧Ｖcc、例えば、３［Ｖ］が入
力されるＶcc用のパッド、４２は接地用のパッド、４３
は基板３８とのコンタクトを図るためのｐ⁺拡散層であ
り、基板３８は、このｐ⁺拡散層４３を介して０［Ｖ］
にバイアスされている。

【００５０】また、４４は外部から供給される３［Ｖ］
の電源電圧Ｖccを２［Ｖ］の内部電源電圧Ｖintに降圧
する降圧回路であり、この降圧回路４４において、４５
はｎ型ウエル、４６はｎ型ウエル４５とのコンタクトを
図るためのｎ⁺拡散層であり、ｎ型ウエル４５は、この
ｎ⁺拡散層４６を介して３［Ｖ］にバイアスされてい
る。

【００５１】また、４７は降圧を行うためのｐＭＯＳト
ランジスタであり、４８はソースをなすｐ⁺拡散層、４
９はドレインをなすｐ⁺拡散層、５０はポリシリコンか
らなるゲートである。

【００５２】また、５１は降圧回路４４から出力される
内部電源電圧Ｖintを電源電圧として使用する内部電源
電圧使用回路であり、この内部電源電圧使用回路５１に
おいて、５２はｎ型ウエル、５３はｎ型ウエル５２との
コンタクトを図るためのｎ⁺拡散層であり、ｎ型ウエル
５２は、このｎ⁺拡散層５３を介して２［Ｖ］にバイア
スされている。

【００５３】また、５４はｐＭＯＳトランジスタ、５５
はｎＭＯＳトランジスタであり、ｐＭＯＳトランジスタ
５４において、５６はソースをなすｐ⁺拡散層、５７は
ドレインをなすｐ⁺拡散層、５８はポリシリコンからな
るゲート、ｎＭＯＳトランジスタ５５において、５９は
ドレインをなすｎ⁺拡散層、６０はソースをなすｎ⁺拡散
層、６１はポリシリコンからなるゲートである。

【００５４】また、メモリセルアレイ部４０において、
６２はｐ型ウエル、６３はｐ型ウエル６２とのコンタク
トを図るためのｐ⁺拡散層、６４は抵抗、６５はｎＭＯ
Ｓトランジスタであり、ｐ型ウエル６２は、抵抗６４及
びｎＭＯＳトランジスタ６５の並列回路を介して接地さ
れている。

【００５５】なお、ＳＴＸは、第１実施例で説明したよ
うに、電源投入時、電源が所定の電圧に立ち上がるま
で、入出力回路を動作させないようにするためのスター
タ信号であり、タイマー回路の働きで、電源投入時、電
源電圧が所定の電圧に立ち上がるまで、Ｈレベルとさ
れ、電源電圧が所定の電圧に立ち上がった後は、Ｌレベ
ルとされる。

【００５６】したがって、この第２実施例においても、
電源投入時、電源電圧が所定の電圧に立ち上がるまで
は、ｎＭＯＳトランジスタ２６はＯＮとされ、ｐ型ウエ
ル２３は、ｎＭＯＳトランジスタ２６を介して接地され
るので、ｐ型ウエル２３の電位を早期に０［Ｖ］に安定
させることができる。

【００５７】また、６６は蓄積容量、６７はセルプレー
ト、６８はセルプレート電圧Ｖprとして１［Ｖ］を生成
するセルプレート電圧生成回路であり、６９は内部電源
電圧線、７０、７１は抵抗である。

【００５８】また、７２は転送ゲートをなすｎＭＯＳト
ランジスタであり、７３はドレイン（又はソース）をな
すｎ⁺拡散層、７４はソース（又はドレイン）をなすｎ⁺
拡散層、７５はポリシリコンからなるワード線である。
なお、ｎ⁺拡散層７３は、蓄積容量６６の蓄積電極とし
ても機能するものである。また、７６はビット線であ
る。

【００５９】また、７７はｎ型ウエル、７８はｎ型ウエ
ル７７とのコンタクトを図るためのｎ⁺拡散層であり、
この例では、ｎ⁺拡散層７８は、セルプレート６７に接
続され、ｎ型ウエル７７は、セルプレート電圧Ｖprにバ
イアスされている。

【００６０】この第２実施例においても、ｐ型ウエル６
２はメモリセル専用にされており、周辺回路とは共用さ
れていない。したがって、周辺回路の影響によって蓄積
電極７３とｐ型ウエル６２との間のｐｎ接合が順方向バ
イアス状態となることによる蓄積データの破壊を回避す
ることができる。

【００６１】また、この第２実施例においては、内部電
源電圧Ｖintが変化すると、セルプレート電位Ｖprも変
化し、このセルプレート６７の電圧変化は、蓄積容量６
６を介して蓄積電極７３の電圧の変化となる。

【００６２】ここに、この第２実施例においては、ｐ型
ウエル６２は、抵抗６４を介して接地されているので、
電圧変化に対して、ｐ型ウエル６２は、実質的に、フロ
ーティングとなる。

【００６３】この結果、内部電源電圧Ｖintの降下によ
りセルプレート電圧Ｖprが降下した場合、セルプレート
６７とｐ型ウエル６２との間の寄生容量Ｃ_PWを介して、
セルプレート電位Ｖprに連動してｐ型ウエル６２の電位
も降下し、蓄積電極７３とｐ型ウエル６２との間のｐｎ
接合は順方向バイアス状態にはならず、逆方向バイアス
を維持する。

【００６４】したがって、この第２実施例によれば、セ
ルプレート６７の電圧変動を原因として蓄積電極７３と
ｐ型ウエル６２との間のｐｎ接合が順方向バイアス状態
になることによる蓄積データの破壊を回避できる。な
お、抵抗６４は、第１実施例の場合と同様に、ｐ型ウエ
ル６２のまわりの寄生容量との時定数がリフレッシュ周
期よりも大きくなるような抵抗値であることが好適であ
る。

【００６５】また、この第２実施例においては、ｐ型ウ
エル６２は、セルプレート電圧Ｖprがバイアス電圧とし
て供給されるｎ型ウエル７７内に形成されているので、
基板３８の電圧変動には影響されず、セルプレート６７
の電圧にのみ影響されることになる。

【００６６】即ち、例えば、基板３８の電圧が急上昇し
たとしても、ｐ型ウエル６２は、急上昇せず、蓄積電極
７３とｐ型ウエル６２とのバイアス状態が順方向になる
ことはない。したがって、基板３８の電圧変動による蓄
積データの破壊を回避することができる。

【００６７】以上のように、この第２実施例によれば、
ｐ型ウエル６２のバックゲート電圧をゼロ・バイアスで
ある０［Ｖ］とし、消費電力の低減化と、リフレッシュ
特性の向上化とを図るようにしているが、信号雑音等に
原因した周辺回路部３９によるウエル電圧の変動や、セ
ルプレート６７の電圧変動を原因として蓄積電極７３と
ｐ型ウエル６２との間のｐｎ接合が順方向バイアス状態
になることによる蓄積データの破壊を回避できると共
に、基板電圧３８の電圧変動による蓄積データの破壊を
回避することができる。

【００６８】なお、上述の実施例においては、メモリセ
ルの転送ゲートをなすトランジスタをｎＭＯＳトランジ
スタで構成した場合につき述べたが、本発明は、メモリ
セルの転送ゲートをなすトランジスタをｐＭＯＳトラン
ジスタで構成する場合にも適用することができる。

【００６９】この場合、メモリセルを形成するウエルは
ｎ型のウエルとし、このｎ型ウエルは、抵抗を介して内
部電源電圧線に接続するようにする。また、メモリセル
を形成するウエルをセルプレート電圧が供給されるウエ
ル内に形成する場合、このウエルはｐ型にする。

【００７０】

【発明の効果】本発明によれば、メモリセルが形成され
るウエルのバックゲート電圧をゼロ・バイアス電圧とし
て、消費電力の低減化と、リフレッシュ特性の向上化と
を図るようにしているが、メモリセルが形成されるウエ
ルは、メモリセル専用のウエルとされ、かつ、ゼロ・バ
イアス電圧を供給し得る電圧源に抵抗を介して接続され
ているので、信号雑音等に原因した周辺回路部によるウ
エル電圧の変動や、セルプレートの電圧変動を原因とし
て蓄積電極とメモリセルが形成されるウエルとの間のｐ
ｎ接合が順方向バイアス状態になることによる蓄積デー
タの破壊を回避できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示す断面図であ
る。

【図２】本発明の第２実施例の要部を示す断面図であ
る。

【符号の説明】

２７蓄積容量２８セルプレート３３転送ゲートをなすｎＭＯＳトランジスタ６６蓄積容量６７セルプレート７２転送ゲートをなすｎＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】周辺回路のウエルとは電気的に分離され、
かつ、ゼロ・バイアス電圧を供給し得る電圧源に抵抗素
子を介して接続されたメモリセル専用のウエルにメモリ
セルを形成していることを特徴とするダイナミックＲＡ
Ｍ。
【請求項２】前記メモリセル専用のウエルは、メモリセ
ルの蓄積容量のセルプレートに所定の電圧を供給するセ
ルプレート電圧源に接続された反対導電型のウエル内に
形成されていることを特徴とする請求項１記載のダイナ
ミックＲＡＭ。
【請求項３】前記抵抗素子は、それに接続されている寄
生容量との時定数がリフレッシュ周期よりも長くなるよ
うな抵抗値に設定されていることを特徴とする請求項１
又は２記載のダイナミックＲＡＭ。
【請求項４】電源投入後、所定時間の間は、導通状態と
なり、前記所定時間経過後は、非導通状態となるように
制御されるスイッチ素子を前記抵抗に並列接続している
ことを特徴とする請求項１、２又は３記載のダイナミッ
クＲＡＭ。