JP3098808B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
もので、例えば、基板電圧発生回路を備えかつバッテリ
ーバックアップ機能を備える擬似スタティック型ＲＡＭ
（ランダムアクセスメモリ）等に利用して特に有効な技
術に関するものである。
もので、例えば、基板電圧発生回路を備えかつバッテリ
ーバックアップ機能を備える擬似スタティック型ＲＡＭ
（ランダムアクセスメモリ）等に利用して特に有効な技
術に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（金属酸化物半導体型電界
効果トランジスタ。この明細書では、ＭＯＳＦＥＴをし
て絶縁ゲート型電界効果トランジスタの総称とする）を
基本構成とするダイナミック型ＲＡＭがあり、このダイ
ナミック型ＲＡＭを基本構成としかつスタティック型Ｒ
ＡＭとの互換性を有する擬似スタティック型ＲＡＭがあ
る。また、これらの擬似スタティック型ＲＡＭにおい
て、ＭＯＳＦＥＴが形成される半導体基板又はウェル領
域に適当な基板電位を与えることによって、半導体基板
とＭＯＳＦＥＴ等との間の寄生容量やしきい値電圧等を
制御し、動作の安定化を図る方法が公知であり、回路の
電源電圧をもとに基板電位を形成する基板電位発生回路
を備える擬似スタティック型ＲＡＭ等が開発されてい
る。
効果トランジスタ。この明細書では、ＭＯＳＦＥＴをし
て絶縁ゲート型電界効果トランジスタの総称とする）を
基本構成とするダイナミック型ＲＡＭがあり、このダイ
ナミック型ＲＡＭを基本構成としかつスタティック型Ｒ
ＡＭとの互換性を有する擬似スタティック型ＲＡＭがあ
る。また、これらの擬似スタティック型ＲＡＭにおい
て、ＭＯＳＦＥＴが形成される半導体基板又はウェル領
域に適当な基板電位を与えることによって、半導体基板
とＭＯＳＦＥＴ等との間の寄生容量やしきい値電圧等を
制御し、動作の安定化を図る方法が公知であり、回路の
電源電圧をもとに基板電位を形成する基板電位発生回路
を備える擬似スタティック型ＲＡＭ等が開発されてい
る。
【０００３】一方、パーソナルコンピュータやワークス
テーション等において、主電源切断後も電池等によって
メモリ内容を保持するいわゆるバッテリーバックアップ
機能が一般化され、このようなバッテリーバックアップ
機能に適合しうる極めて低消費電力の擬似スタティック
型ＲＡＭ等が開発されている。
テーション等において、主電源切断後も電池等によって
メモリ内容を保持するいわゆるバッテリーバックアップ
機能が一般化され、このようなバッテリーバックアップ
機能に適合しうる極めて低消費電力の擬似スタティック
型ＲＡＭ等が開発されている。
【０００４】基板電位発生回路を内蔵するメモリ集積回
路装置について、例えば、特開昭６１−０５９６８８号
公報に記載されている。
路装置について、例えば、特開昭６１−０５９６８８号
公報に記載されている。
【０００５】
【発明が解決しようとする課題】基板電位発生回路を内
蔵する従来の擬似スタティック型ＲＡＭ等において、基
板電位は、電源電圧の変動や半導体基板及び装置周辺温
度の変動によって変化することの少ない安定した値とさ
れる。ところが、擬似スタティック型ＲＡＭ等に含まれ
るＭＯＳＦＥＴのしきい値電圧は、図５に示されるよう
に、温度Ｔにほぼ反比例して変化し、これによってＭＯ
ＳＦＥＴのサブスレッショルド電流ＩDSP 及びＩDSN が
変化する。これらのサブスレッショルド電流の変化量
は、図６及び図７に示されるように、例えば２５℃のよ
うな常温と比較的高温の８０℃とでは３ないし４桁の差
となり、擬似スタティック型ＲＡＭ等のスタンバイ電流
をｐＡ（ピコアンペア）又はｎＡ（ナノアンペア）オー
ダーから数十μＡ（マイクロアンペア）程度にまで押し
上げる結果となる。このスタンバイ電流の値は、スタン
バイ電流が数ｍＡ（ミリアンペア）オーダーである通常
のメモリ集積回路装置では問題とならないが、バッテリ
ーバックアップ機能を備える擬似スタティック型ＲＡＭ
等では、製品仕様を満たしえない致命的な大きさとな
る。
蔵する従来の擬似スタティック型ＲＡＭ等において、基
板電位は、電源電圧の変動や半導体基板及び装置周辺温
度の変動によって変化することの少ない安定した値とさ
れる。ところが、擬似スタティック型ＲＡＭ等に含まれ
るＭＯＳＦＥＴのしきい値電圧は、図５に示されるよう
に、温度Ｔにほぼ反比例して変化し、これによってＭＯ
ＳＦＥＴのサブスレッショルド電流ＩDSP 及びＩDSN が
変化する。これらのサブスレッショルド電流の変化量
は、図６及び図７に示されるように、例えば２５℃のよ
うな常温と比較的高温の８０℃とでは３ないし４桁の差
となり、擬似スタティック型ＲＡＭ等のスタンバイ電流
をｐＡ（ピコアンペア）又はｎＡ（ナノアンペア）オー
ダーから数十μＡ（マイクロアンペア）程度にまで押し
上げる結果となる。このスタンバイ電流の値は、スタン
バイ電流が数ｍＡ（ミリアンペア）オーダーである通常
のメモリ集積回路装置では問題とならないが、バッテリ
ーバックアップ機能を備える擬似スタティック型ＲＡＭ
等では、製品仕様を満たしえない致命的な大きさとな
る。
【０００６】この発明の目的は、擬似スタティック型Ｒ
ＡＭ等の高温下におけるスタンバイ電流を低減すること
にある。この発明の他の目的は、擬似スタティック型Ｒ
ＡＭ等の高温下における消費電力を削減し、その高温下
におけるバッテリーバックアップを可能にすることにあ
る。
ＡＭ等の高温下におけるスタンバイ電流を低減すること
にある。この発明の他の目的は、擬似スタティック型Ｒ
ＡＭ等の高温下における消費電力を削減し、その高温下
におけるバッテリーバックアップを可能にすることにあ
る。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、基板電位発生回路を備えか
つバッテリーバックアップ機能を備える擬似スタティッ
ク型ＲＡＭ等において、基板電位発生回路を、例えば、
半導体基板の温度を識別してその出力信号を選択的に形
成する温度識別回路と、温度識別回路の出力信号に従っ
てその検出レベルが選択的に切り換えられるレベル検出
回路と、比較的大きな電流供給能力を有しかつ少なくと
もレベル検出回路の出力信号に従って選択的に動作状態
とされる第１の基板電位出力回路と、比較的小さな電流
供給能力を有しかつ定常的に動作状態とされる第２の基
板電位出力回路とにより構成し、高温時において半導体
基板又はウェル領域に与えられる基板電位の絶対値を大
きくつまり深くする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、基板電位発生回路を備えか
つバッテリーバックアップ機能を備える擬似スタティッ
ク型ＲＡＭ等において、基板電位発生回路を、例えば、
半導体基板の温度を識別してその出力信号を選択的に形
成する温度識別回路と、温度識別回路の出力信号に従っ
てその検出レベルが選択的に切り換えられるレベル検出
回路と、比較的大きな電流供給能力を有しかつ少なくと
もレベル検出回路の出力信号に従って選択的に動作状態
とされる第１の基板電位出力回路と、比較的小さな電流
供給能力を有しかつ定常的に動作状態とされる第２の基
板電位出力回路とにより構成し、高温時において半導体
基板又はウェル領域に与えられる基板電位の絶対値を大
きくつまり深くする。
【０００８】
【作用】上記手段によれば、高温時においてＭＯＳＦＥ
Ｔのしきい値電圧を選択的に大きくし、そのサブスレッ
ショルド電流を小さくすることができる。その結果、擬
似スタティック型ＲＡＭ等の高温下における消費電力を
削減し、その高温下におけるバッテリーバックアップを
可能にすることができる。
Ｔのしきい値電圧を選択的に大きくし、そのサブスレッ
ショルド電流を小さくすることができる。その結果、擬
似スタティック型ＲＡＭ等の高温下における消費電力を
削減し、その高温下におけるバッテリーバックアップを
可能にすることができる。
【０００９】
【実施例】図１には、この発明が適用された擬似スタテ
ィック型ＲＡＭの一実施例のブロック図が示されてい
る。また、図２には、図１の擬似スタティック型ＲＡＭ
に含まれる基板電位発生回路ＶＳＧの一実施例のブロッ
ク図が示され、図３には、図２の基板電位発生回路ＶＳ
Ｇに含まれる温度識別回路ＴＤの一実施例の回路図が示
されている。さらに、図４には、高抵抗ポリシリコンか
らなる抵抗素子の抵抗値と温度との関係を表す一般的な
特性図が示され、図５には、ＭＯＳＦＥＴのしきい値電
圧と温度との関係を表す一般的な特性図が示されてい
る。加えて、図６及び図７には、ＰチャンネルＭＯＳＦ
ＥＴ及びＮチャンネルＭＯＳＦＥＴのサブスレッショル
ド電流と温度との関係を表す一般的な特性図がそれぞれ
示されている。これらの図をもとに、この実施例の擬似
スタティック型ＲＡＭの構成と動作の概要ならびにその
特徴について説明する。なお、図３の回路素子ならびに
図１及び図２の各ブロックを構成する回路素子は、特に
制限されないが、Ｐ型単結晶シリコンからなる１個の半
導体基板上に形成される。ＮチャンネルＭＯＳＦＥＴ
は、この半導体基板上に形成され、ＰチャンネルＭＯＳ
ＦＥＴは、半導体基板上に形成されたＮウェル領域内に
形成される。
ィック型ＲＡＭの一実施例のブロック図が示されてい
る。また、図２には、図１の擬似スタティック型ＲＡＭ
に含まれる基板電位発生回路ＶＳＧの一実施例のブロッ
ク図が示され、図３には、図２の基板電位発生回路ＶＳ
Ｇに含まれる温度識別回路ＴＤの一実施例の回路図が示
されている。さらに、図４には、高抵抗ポリシリコンか
らなる抵抗素子の抵抗値と温度との関係を表す一般的な
特性図が示され、図５には、ＭＯＳＦＥＴのしきい値電
圧と温度との関係を表す一般的な特性図が示されてい
る。加えて、図６及び図７には、ＰチャンネルＭＯＳＦ
ＥＴ及びＮチャンネルＭＯＳＦＥＴのサブスレッショル
ド電流と温度との関係を表す一般的な特性図がそれぞれ
示されている。これらの図をもとに、この実施例の擬似
スタティック型ＲＡＭの構成と動作の概要ならびにその
特徴について説明する。なお、図３の回路素子ならびに
図１及び図２の各ブロックを構成する回路素子は、特に
制限されないが、Ｐ型単結晶シリコンからなる１個の半
導体基板上に形成される。ＮチャンネルＭＯＳＦＥＴ
は、この半導体基板上に形成され、ＰチャンネルＭＯＳ
ＦＥＴは、半導体基板上に形成されたＮウェル領域内に
形成される。
【００１０】図１において、この実施例の擬似スタティ
ック型ＲＡＭは、特に制限されないが、メモリアレイ及
びその周辺回路を含む内部論理回路ＬＣを基本構成とす
る。内部論理回路ＬＣには、外部端子ＶＣＣ及びＶＳＳ
を介して回路の電源電圧ＶＣＣ及び接地電位がそれぞれ
供給され、外部端子ＣＥＢ，ＷＥＢ及びＯＥＢを介して
起動制御信号となるチップイネーブル信号ＣＥＢ，ライ
トイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ
がそれぞれ供給される。また、外部端子Ｄｉｎを介して
１ビットの書き込みデータが入力され、外部端子Ｄｏｕ
ｔを介して読み出しデータが出力される。内部論理回路
ＬＣには、さらに外部端子ＡＸ０〜ＡＸｉを介してｉ＋
１ビットのＸアドレス信号が供給され、外部端子ＡＹ０
〜ＡＹｊを介してｊ＋１ビットのＹアドレス信号が供給
される。ここで、回路の電源電圧ＶＣＣは、特に制限さ
れないが、＋３．３Ｖのような正の電源電圧とされ、各
起動制御信号や書き込みデータ及び読み出しデータなら
びにアドレス信号は、いわゆるＴＴＬレベルのディジタ
ル信号とされる。なお、回路の電源電圧ＶＣＣは、擬似
スタティック型ＲＡＭに降圧回路を内蔵し、この降圧回
路により例えば＋５Ｖの外部電源電圧を降圧して形成す
る方法を採ってもよい。
ック型ＲＡＭは、特に制限されないが、メモリアレイ及
びその周辺回路を含む内部論理回路ＬＣを基本構成とす
る。内部論理回路ＬＣには、外部端子ＶＣＣ及びＶＳＳ
を介して回路の電源電圧ＶＣＣ及び接地電位がそれぞれ
供給され、外部端子ＣＥＢ，ＷＥＢ及びＯＥＢを介して
起動制御信号となるチップイネーブル信号ＣＥＢ，ライ
トイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ
がそれぞれ供給される。また、外部端子Ｄｉｎを介して
１ビットの書き込みデータが入力され、外部端子Ｄｏｕ
ｔを介して読み出しデータが出力される。内部論理回路
ＬＣには、さらに外部端子ＡＸ０〜ＡＸｉを介してｉ＋
１ビットのＸアドレス信号が供給され、外部端子ＡＹ０
〜ＡＹｊを介してｊ＋１ビットのＹアドレス信号が供給
される。ここで、回路の電源電圧ＶＣＣは、特に制限さ
れないが、＋３．３Ｖのような正の電源電圧とされ、各
起動制御信号や書き込みデータ及び読み出しデータなら
びにアドレス信号は、いわゆるＴＴＬレベルのディジタ
ル信号とされる。なお、回路の電源電圧ＶＣＣは、擬似
スタティック型ＲＡＭに降圧回路を内蔵し、この降圧回
路により例えば＋５Ｖの外部電源電圧を降圧して形成す
る方法を採ってもよい。
【００１１】この実施例の擬似スタティック型ＲＡＭで
は、ＮチャンネルＭＯＳＦＥＴが形成されるＰ型の半導
体基板に所定の負電位の基板電位ＶＳＮを供給し、また
ＰチャンネルＭＯＳＦＥＴが形成されるＮウェル領域に
所定の正電位の基板電位ＶＳＰを供給することで、内部
論理回路ＬＣを構成するＭＯＳＦＥＴ等と半導体基板と
の間の寄生容量やＭＯＳＦＥＴのしきい値電圧を制御し
て、動作の安定化を図る方法が採られる。このため、擬
似スタティック型ＲＡＭには、回路の電源電圧ＶＣＣを
受けて上記基板電位ＶＳＮ及びＶＳＰを形成する基板電
位発生回路ＶＳＧが設けられる。基板電位発生回路ＶＳ
Ｇには、回路の電源電圧ＶＣＣが供給されるとともに、
内部論理回路ＬＣからタイミング信号φ１及びφ２なら
びに内部制御信号ＣＥが供給される。ここで、タイミン
グ信号φ１は、所定の周期で周期的にかつ一時的にロウ
レベルとされ、タイミング信号φ２は、タイミング信号
φ１がロウレベルとされる後半において一時的にロウレ
ベルとされる。また、内部制御信号ＣＥは、通常ロウレ
ベルとされ、擬似スタティック型ＲＡＭが選択状態とさ
れるとき所定のタイミングでハイレベルとされる。
は、ＮチャンネルＭＯＳＦＥＴが形成されるＰ型の半導
体基板に所定の負電位の基板電位ＶＳＮを供給し、また
ＰチャンネルＭＯＳＦＥＴが形成されるＮウェル領域に
所定の正電位の基板電位ＶＳＰを供給することで、内部
論理回路ＬＣを構成するＭＯＳＦＥＴ等と半導体基板と
の間の寄生容量やＭＯＳＦＥＴのしきい値電圧を制御し
て、動作の安定化を図る方法が採られる。このため、擬
似スタティック型ＲＡＭには、回路の電源電圧ＶＣＣを
受けて上記基板電位ＶＳＮ及びＶＳＰを形成する基板電
位発生回路ＶＳＧが設けられる。基板電位発生回路ＶＳ
Ｇには、回路の電源電圧ＶＣＣが供給されるとともに、
内部論理回路ＬＣからタイミング信号φ１及びφ２なら
びに内部制御信号ＣＥが供給される。ここで、タイミン
グ信号φ１は、所定の周期で周期的にかつ一時的にロウ
レベルとされ、タイミング信号φ２は、タイミング信号
φ１がロウレベルとされる後半において一時的にロウレ
ベルとされる。また、内部制御信号ＣＥは、通常ロウレ
ベルとされ、擬似スタティック型ＲＡＭが選択状態とさ
れるとき所定のタイミングでハイレベルとされる。
【００１２】基板電位発生回路ＶＳＧは、特に制限され
ないが、図２に示されるように、温度識別回路ＴＤと２
個のレベル検出回路ＬＶＣＰ及びＬＶＣＮならびに４個
の基板電位出力回路ＶＧＰ１，ＶＧＰ２，ＶＧＮ１及び
ＶＧＮ２とを備える。このうち、温度識別回路ＴＤには
タイミング信号φ１が供給され、レベル検出回路ＬＶＣ
Ｐ及びＬＶＣＮには、温度識別回路ＴＤの出力信号ＴＣ
とタイミング信号φ２が共通に供給される。また、基板
電位出力回路ＶＧＰ１には、レベル検出回路ＬＶＣＰの
出力信号ＬＣＰと内部制御信号ＣＥが供給され、基板電
位出力回路ＶＧＮ１には、レベル検出回路ＬＶＣＮの出
力信号ＬＣＮと内部制御信号ＣＥが供給される。基板電
位出力回路ＶＧＰ１及びＶＧＰ２の出力端子は共通結合
され、その電位は、基板電位ＶＳＰとして、擬似スタテ
ィック型ＲＡＭの半導体基板上に形成されたＮウェル領
域に供給されるとともに、レベル検出回路ＬＶＣＰに供
給される。同様に、基板電位出力回路ＶＧＮ１及びＶＧ
Ｎ２の出力端子は共通結合され、その電位は、基板電位
ＶＳＮとして、擬似スタティック型ＲＡＭの半導体基板
に供給されるとともに、レベル検出回路ＬＶＣＮに供給
される。
ないが、図２に示されるように、温度識別回路ＴＤと２
個のレベル検出回路ＬＶＣＰ及びＬＶＣＮならびに４個
の基板電位出力回路ＶＧＰ１，ＶＧＰ２，ＶＧＮ１及び
ＶＧＮ２とを備える。このうち、温度識別回路ＴＤには
タイミング信号φ１が供給され、レベル検出回路ＬＶＣ
Ｐ及びＬＶＣＮには、温度識別回路ＴＤの出力信号ＴＣ
とタイミング信号φ２が共通に供給される。また、基板
電位出力回路ＶＧＰ１には、レベル検出回路ＬＶＣＰの
出力信号ＬＣＰと内部制御信号ＣＥが供給され、基板電
位出力回路ＶＧＮ１には、レベル検出回路ＬＶＣＮの出
力信号ＬＣＮと内部制御信号ＣＥが供給される。基板電
位出力回路ＶＧＰ１及びＶＧＰ２の出力端子は共通結合
され、その電位は、基板電位ＶＳＰとして、擬似スタテ
ィック型ＲＡＭの半導体基板上に形成されたＮウェル領
域に供給されるとともに、レベル検出回路ＬＶＣＰに供
給される。同様に、基板電位出力回路ＶＧＮ１及びＶＧ
Ｎ２の出力端子は共通結合され、その電位は、基板電位
ＶＳＮとして、擬似スタティック型ＲＡＭの半導体基板
に供給されるとともに、レベル検出回路ＬＶＣＮに供給
される。
【００１３】ここで、温度識別回路ＴＤは、特に制限さ
れないが、図３に示されるように、回路の電源電圧ＶＣ
Ｃ及び接地電位間に直列形態に設けられるＰチャンネル
ＭＯＳＦＥＴＱ１と抵抗Ｒ１及びＲ２を含む。ＭＯＳＦ
ＥＴＱ１のゲートには、タイミング信号φ１が供給さ
れ、抵抗Ｒ１及びＲ２の共通結合されたノードすなわち
内部ノードｎ１は、インバータ回路Ｎ１の入力端子に結
合される。インバータ回路Ｎ１の出力信号は、温度識別
回路ＴＤの出力信号ＴＣとして、レベル検出回路ＬＶＣ
Ｐ及びＬＶＣＮに供給される。この実施例において、抵
抗（抵抗素子）Ｒ１は、例えば高抵抗ポリシリコンによ
って形成され、その抵抗値は、図４に示されるように、
半導体基板面における温度Ｔに従って変化される。ま
た、抵抗Ｒ２は、例えば拡散抵抗によって形成され、半
導体基板面における温度Ｔの影響を受けない安定した抵
抗値を持つものとされる。
れないが、図３に示されるように、回路の電源電圧ＶＣ
Ｃ及び接地電位間に直列形態に設けられるＰチャンネル
ＭＯＳＦＥＴＱ１と抵抗Ｒ１及びＲ２を含む。ＭＯＳＦ
ＥＴＱ１のゲートには、タイミング信号φ１が供給さ
れ、抵抗Ｒ１及びＲ２の共通結合されたノードすなわち
内部ノードｎ１は、インバータ回路Ｎ１の入力端子に結
合される。インバータ回路Ｎ１の出力信号は、温度識別
回路ＴＤの出力信号ＴＣとして、レベル検出回路ＬＶＣ
Ｐ及びＬＶＣＮに供給される。この実施例において、抵
抗（抵抗素子）Ｒ１は、例えば高抵抗ポリシリコンによ
って形成され、その抵抗値は、図４に示されるように、
半導体基板面における温度Ｔに従って変化される。ま
た、抵抗Ｒ２は、例えば拡散抵抗によって形成され、半
導体基板面における温度Ｔの影響を受けない安定した抵
抗値を持つものとされる。
【００１４】タイミング信号φ１がハイレベルとされる
とき、温度識別回路ＴＤでは、ＭＯＳＦＥＴＱ１がオフ
状態となる。このため、内部ノードｎ１の電位は、ほぼ
回路の接地電位のようなロウレベルとされ、これによっ
てインバータ回路Ｎ１の出力信号すなわち温度識別回路
ＴＤの出力信号ＴＣがハイレベルとされる。
とき、温度識別回路ＴＤでは、ＭＯＳＦＥＴＱ１がオフ
状態となる。このため、内部ノードｎ１の電位は、ほぼ
回路の接地電位のようなロウレベルとされ、これによっ
てインバータ回路Ｎ１の出力信号すなわち温度識別回路
ＴＤの出力信号ＴＣがハイレベルとされる。
【００１５】一方、タイミング信号φ１がロウレベルと
されると、温度識別回路ＴＤではＭＯＳＦＥＴＱ１がオ
ン状態となり、抵抗Ｒ１及びＲ２に所定の電流が流され
る。このとき、半導体基板面における温度が例えば２５
℃のような常温であると、抵抗Ｒ１のシート抵抗値は比
較的大きな値となり、内部ノードｎ１の電位は、インバ
ータ回路Ｎ１の論理スレッシホルドを超えることのない
比較的低いレベルとなる。このため、インバータ回路Ｎ
１の出力信号すなわち温度識別回路ＴＤの出力信号ＴＣ
は、やはりハイレベルとされる。ところが、このとき、
半導体基板面における温度が例えば８５℃のような高温
であると、抵抗Ｒ１のシート抵抗値は比較的小さな値と
なり、内部ノードｎ１の電位は、インバータ回路Ｎ１の
論理スレッシホルドを超える比較的高いレベルとなる。
このため、インバータ回路Ｎ１の出力信号すなわち温度
識別回路ＴＤの出力信号ＴＣは、回路の接地電位のよう
なロウレベルに変化する。
されると、温度識別回路ＴＤではＭＯＳＦＥＴＱ１がオ
ン状態となり、抵抗Ｒ１及びＲ２に所定の電流が流され
る。このとき、半導体基板面における温度が例えば２５
℃のような常温であると、抵抗Ｒ１のシート抵抗値は比
較的大きな値となり、内部ノードｎ１の電位は、インバ
ータ回路Ｎ１の論理スレッシホルドを超えることのない
比較的低いレベルとなる。このため、インバータ回路Ｎ
１の出力信号すなわち温度識別回路ＴＤの出力信号ＴＣ
は、やはりハイレベルとされる。ところが、このとき、
半導体基板面における温度が例えば８５℃のような高温
であると、抵抗Ｒ１のシート抵抗値は比較的小さな値と
なり、内部ノードｎ１の電位は、インバータ回路Ｎ１の
論理スレッシホルドを超える比較的高いレベルとなる。
このため、インバータ回路Ｎ１の出力信号すなわち温度
識別回路ＴＤの出力信号ＴＣは、回路の接地電位のよう
なロウレベルに変化する。
【００１６】つまり、この実施例の温度識別回路ＴＤで
は、タイミング信号φ１が周期的にロウレベルとされる
ことで、半導体基板面における温度が所定の周期でモニ
タされ、その温度が比較的高温であることを条件に温度
識別回路ＴＤの出力信号ＴＣが選択的にロウレベルとさ
れる。なお、温度識別回路ＴＤは、ＭＯＳＦＥＴＱ１な
らびに抵抗Ｒ１及びＲ２からなる貫通電流経路を含む
が、タイミング信号φ１が周期的にかつ一時的にロウレ
ベルとされることで、温度識別回路ＴＤの定常的な動作
電流は削減され、温度識別回路ＴＤが設けられることに
よる擬似スタティック型ＲＡＭのスタンバイ電流の増加
が抑制される。
は、タイミング信号φ１が周期的にロウレベルとされる
ことで、半導体基板面における温度が所定の周期でモニ
タされ、その温度が比較的高温であることを条件に温度
識別回路ＴＤの出力信号ＴＣが選択的にロウレベルとさ
れる。なお、温度識別回路ＴＤは、ＭＯＳＦＥＴＱ１な
らびに抵抗Ｒ１及びＲ２からなる貫通電流経路を含む
が、タイミング信号φ１が周期的にかつ一時的にロウレ
ベルとされることで、温度識別回路ＴＤの定常的な動作
電流は削減され、温度識別回路ＴＤが設けられることに
よる擬似スタティック型ＲＡＭのスタンバイ電流の増加
が抑制される。
【００１７】次に、レベル検出回路ＬＶＣＰは、基板電
位出力回路ＶＧＰ１及びＶＧＰ２によって形成される基
板電位ＶＳＰの電位をモニタし、その絶対値が所定のレ
ベルに達しないとき、その出力信号ＬＣＰを選択的にハ
イレベルとする。基板電位出力回路ＶＧＰ１（第１の基
板電位出力回路）は、比較的大きな電流供給能力を有
し、レベル検出回路ＬＶＣＰの出力信号ＬＣＰがハイレ
ベルとされるとき、あるいは擬似スタティック型ＲＡＭ
が選択状態とされ内部制御信号ＣＥがハイレベルとされ
るとき、選択的に動作状態とされる。この動作状態にお
いて、基板電位出力回路ＶＧＰ１は、回路の電源電圧Ｖ
ＣＣをもとに所定の基板電位ＶＳＰを形成し、擬似スタ
ティック型ＲＡＭの半導体基板上に形成されたＮウェル
領域に供給する。なお、基板電位出力回路ＶＧＰ２（第
２の基板電位出力回路）は、Ｎウェル領域のリーク電流
を補いうる程度の比較的小さな電流供給能力を有し、回
路の電源電圧ＶＣＣをもとに基板電位ＶＳＰを定常的に
形成して補給する。
位出力回路ＶＧＰ１及びＶＧＰ２によって形成される基
板電位ＶＳＰの電位をモニタし、その絶対値が所定のレ
ベルに達しないとき、その出力信号ＬＣＰを選択的にハ
イレベルとする。基板電位出力回路ＶＧＰ１（第１の基
板電位出力回路）は、比較的大きな電流供給能力を有
し、レベル検出回路ＬＶＣＰの出力信号ＬＣＰがハイレ
ベルとされるとき、あるいは擬似スタティック型ＲＡＭ
が選択状態とされ内部制御信号ＣＥがハイレベルとされ
るとき、選択的に動作状態とされる。この動作状態にお
いて、基板電位出力回路ＶＧＰ１は、回路の電源電圧Ｖ
ＣＣをもとに所定の基板電位ＶＳＰを形成し、擬似スタ
ティック型ＲＡＭの半導体基板上に形成されたＮウェル
領域に供給する。なお、基板電位出力回路ＶＧＰ２（第
２の基板電位出力回路）は、Ｎウェル領域のリーク電流
を補いうる程度の比較的小さな電流供給能力を有し、回
路の電源電圧ＶＣＣをもとに基板電位ＶＳＰを定常的に
形成して補給する。
【００１８】この実施例において、レベル検出回路ＬＶ
ＣＰの基板電位ＶＳＰに対する検出レベルは、温度識別
回路ＴＤの出力信号ＴＣに従って選択的に切り換えられ
る。すなわち、レベル検出回路ＬＶＣＰの基板電位ＶＳ
Ｐに対する検出レベルは、温度識別回路ＴＤの出力信号
ＴＣがハイレベルとされるとき比較的低くされ、温度識
別回路ＴＤの出力信号ＴＣがロウレベルとされるとき比
較的高くされる。しかるに、基板電位ＶＳＰの電位は、
温度識別回路ＴＤの出力信号ＴＣがハイレベルとされる
とき、言い換えるならば半導体基板面における温度が低
いときには、例えば＋４Ｖ程度に浅くされ、温度識別回
路ＴＤの出力信号ＴＣがロウレベルとされるとき、言い
換えるならば半導体基板面における温度が比較的高いと
きには、例えば＋５Ｖ程度に深くされる。
ＣＰの基板電位ＶＳＰに対する検出レベルは、温度識別
回路ＴＤの出力信号ＴＣに従って選択的に切り換えられ
る。すなわち、レベル検出回路ＬＶＣＰの基板電位ＶＳ
Ｐに対する検出レベルは、温度識別回路ＴＤの出力信号
ＴＣがハイレベルとされるとき比較的低くされ、温度識
別回路ＴＤの出力信号ＴＣがロウレベルとされるとき比
較的高くされる。しかるに、基板電位ＶＳＰの電位は、
温度識別回路ＴＤの出力信号ＴＣがハイレベルとされる
とき、言い換えるならば半導体基板面における温度が低
いときには、例えば＋４Ｖ程度に浅くされ、温度識別回
路ＴＤの出力信号ＴＣがロウレベルとされるとき、言い
換えるならば半導体基板面における温度が比較的高いと
きには、例えば＋５Ｖ程度に深くされる。
【００１９】半導体基板面における温度が低いとき、Ｎ
ウェル領域に形成されるＰチャンネルＭＯＳＦＥＴのし
きい値電圧Ｖｔｈｐは、図５に示されるように、比較的
大きな値となり、そのサブスレッショルド電流Ｉ
DSP は、図６に示されるように、比較的小さな値とな
る。このとき、基板電位発生回路ＶＳＧからＮウェル領
域に供給される基板電位ＶＳＰの電位は、前述のよう
に、比較的浅くされ、いわゆる基板効果によるＰチャン
ネルＭＯＳＦＥＴのしきい値電圧に対する影響は比較的
小さくされる。一方、半導体基板面の温度が高くなる
と、Ｎウェル領域に形成されるＰチャンネルＭＯＳＦＥ
Ｔのしきい値電圧Ｖｔｈｐは比較的小さな値になろうと
し、そのサブスレッショルド電流ＩDSP が比較的大きな
値になろうとする。このとき、基板電位発生回路ＶＳＧ
からＮウェル領域に供給される基板電位ＶＳＰの電位
は、前述のように、比較的深くされ、基板効果によって
ＰチャンネルＭＯＳＦＥＴのしきい値電圧が大きくされ
る。その結果、ＰチャンネルＭＯＳＦＥＴのサブスレッ
ショルド電流ＩDSP が小さくされ、これによって擬似ス
タティック型ＲＡＭのスタンバイ電流が制限される。
ウェル領域に形成されるＰチャンネルＭＯＳＦＥＴのし
きい値電圧Ｖｔｈｐは、図５に示されるように、比較的
大きな値となり、そのサブスレッショルド電流Ｉ
DSP は、図６に示されるように、比較的小さな値とな
る。このとき、基板電位発生回路ＶＳＧからＮウェル領
域に供給される基板電位ＶＳＰの電位は、前述のよう
に、比較的浅くされ、いわゆる基板効果によるＰチャン
ネルＭＯＳＦＥＴのしきい値電圧に対する影響は比較的
小さくされる。一方、半導体基板面の温度が高くなる
と、Ｎウェル領域に形成されるＰチャンネルＭＯＳＦＥ
Ｔのしきい値電圧Ｖｔｈｐは比較的小さな値になろうと
し、そのサブスレッショルド電流ＩDSP が比較的大きな
値になろうとする。このとき、基板電位発生回路ＶＳＧ
からＮウェル領域に供給される基板電位ＶＳＰの電位
は、前述のように、比較的深くされ、基板効果によって
ＰチャンネルＭＯＳＦＥＴのしきい値電圧が大きくされ
る。その結果、ＰチャンネルＭＯＳＦＥＴのサブスレッ
ショルド電流ＩDSP が小さくされ、これによって擬似ス
タティック型ＲＡＭのスタンバイ電流が制限される。
【００２０】同様に、レベル検出回路ＬＶＣＮは、基板
電位出力回路ＶＧＮ１及びＶＧＮ２によって形成される
基板電位ＶＳＮの電位をモニタし、その絶対値が所定の
レベルに達しないとき、その出力信号ＬＣＮを選択的に
ハイレベルとする。基板電位出力回路ＶＧＮ１（第１の
基板電位出力回路）は、比較的大きな電流供給能力を有
し、レベル検出回路ＬＶＣＮの出力信号ＬＣＮがハイレ
ベルとされるとき、あるいは擬似スタティック型ＲＡＭ
が選択状態とされ内部制御信号ＣＥがハイレベルとされ
るとき、選択的に動作状態とされる。この動作状態にお
いて、基板電位出力回路ＶＧＮ１は、回路の電源電圧Ｖ
ＣＣをもとに所定の基板電位ＶＳＮを形成し、擬似スタ
ティック型ＲＡＭの半導体基板に供給する。基板電位出
力回路ＶＧＮ２（第２の基板電位出力回路）は、半導体
基板のリーク電流を補いうる程度の比較的小さな電流供
給能力を有し、回路の電源電圧ＶＣＣをもとに基板電位
ＶＳＮを定常的に形成して補給する。
電位出力回路ＶＧＮ１及びＶＧＮ２によって形成される
基板電位ＶＳＮの電位をモニタし、その絶対値が所定の
レベルに達しないとき、その出力信号ＬＣＮを選択的に
ハイレベルとする。基板電位出力回路ＶＧＮ１（第１の
基板電位出力回路）は、比較的大きな電流供給能力を有
し、レベル検出回路ＬＶＣＮの出力信号ＬＣＮがハイレ
ベルとされるとき、あるいは擬似スタティック型ＲＡＭ
が選択状態とされ内部制御信号ＣＥがハイレベルとされ
るとき、選択的に動作状態とされる。この動作状態にお
いて、基板電位出力回路ＶＧＮ１は、回路の電源電圧Ｖ
ＣＣをもとに所定の基板電位ＶＳＮを形成し、擬似スタ
ティック型ＲＡＭの半導体基板に供給する。基板電位出
力回路ＶＧＮ２（第２の基板電位出力回路）は、半導体
基板のリーク電流を補いうる程度の比較的小さな電流供
給能力を有し、回路の電源電圧ＶＣＣをもとに基板電位
ＶＳＮを定常的に形成して補給する。
【００２１】この実施例において、レベル検出回路ＬＶ
ＣＮの基板電位ＶＳＮに対する検出レベルは、温度識別
回路ＴＤの出力信号ＴＣに従って選択的に切り換えられ
る。すなわち、レベル検出回路ＬＶＣＮの基板電位ＶＳ
Ｎに対する検出レベルは、温度識別回路ＴＤの出力信号
ＴＣがハイレベルとされるとき比較的高くされ、温度識
別回路ＴＤの出力信号ＴＣがロウレベルとされるとき比
較的低くされる。このため、基板電位ＶＳＮの電位は、
温度識別回路ＴＤの出力信号ＴＣがハイレベルとされる
とき、言い換えるならば半導体基板面における温度が低
いときには、例えば−２Ｖ程度に浅くされ、温度識別回
路ＴＤの出力信号ＴＣがロウレベルとされるとき、言い
換えるならば半導体基板面における温度が比較的高いと
きには、例えば−３Ｖ程度に深くされる。
ＣＮの基板電位ＶＳＮに対する検出レベルは、温度識別
回路ＴＤの出力信号ＴＣに従って選択的に切り換えられ
る。すなわち、レベル検出回路ＬＶＣＮの基板電位ＶＳ
Ｎに対する検出レベルは、温度識別回路ＴＤの出力信号
ＴＣがハイレベルとされるとき比較的高くされ、温度識
別回路ＴＤの出力信号ＴＣがロウレベルとされるとき比
較的低くされる。このため、基板電位ＶＳＮの電位は、
温度識別回路ＴＤの出力信号ＴＣがハイレベルとされる
とき、言い換えるならば半導体基板面における温度が低
いときには、例えば−２Ｖ程度に浅くされ、温度識別回
路ＴＤの出力信号ＴＣがロウレベルとされるとき、言い
換えるならば半導体基板面における温度が比較的高いと
きには、例えば−３Ｖ程度に深くされる。
【００２２】半導体基板面における温度が低いとき、半
導体基板上に形成されるＮチャンネルＭＯＳＦＥＴのし
きい値電圧Ｖｔｈｎは、図５に示されるように、比較的
大きな値となり、そのサブスレッショルド電流Ｉ
DSN は、図７に示されるように、比較的小さな値とな
る。このとき、基板電位発生回路ＶＳＧから半導体基板
に供給される基板電位ＶＳＮの電位は、前述のように、
比較的浅くされ、いわゆる基板効果によるＮチャンネル
ＭＯＳＦＥＴのしきい値電圧に対する影響は比較的小さ
くされる。一方、半導体基板面の温度が高くなると、半
導体基板上に形成されるＮチャンネルＭＯＳＦＥＴのし
きい値電圧Ｖｔｈｎは比較的小さな値になろうとし、そ
のサブスレッショルド電流ＩDSN が比較的大きな値にな
ろうとする。このとき、基板電位発生回路ＶＳＧから半
導体基板に供給される基板電位ＶＳＮの電位は、前述の
ように、比較的深くされ、基板効果によってＮチャンネ
ルＭＯＳＦＥＴのしきい値電圧が大きくされる。その結
果、ＮチャンネルＭＯＳＦＥＴのサブスレッショルド電
流ＩDSN が小さくされ、これによって擬似スタティック
型ＲＡＭのスタンバイ電流が制限されるものとなる。
導体基板上に形成されるＮチャンネルＭＯＳＦＥＴのし
きい値電圧Ｖｔｈｎは、図５に示されるように、比較的
大きな値となり、そのサブスレッショルド電流Ｉ
DSN は、図７に示されるように、比較的小さな値とな
る。このとき、基板電位発生回路ＶＳＧから半導体基板
に供給される基板電位ＶＳＮの電位は、前述のように、
比較的浅くされ、いわゆる基板効果によるＮチャンネル
ＭＯＳＦＥＴのしきい値電圧に対する影響は比較的小さ
くされる。一方、半導体基板面の温度が高くなると、半
導体基板上に形成されるＮチャンネルＭＯＳＦＥＴのし
きい値電圧Ｖｔｈｎは比較的小さな値になろうとし、そ
のサブスレッショルド電流ＩDSN が比較的大きな値にな
ろうとする。このとき、基板電位発生回路ＶＳＧから半
導体基板に供給される基板電位ＶＳＮの電位は、前述の
ように、比較的深くされ、基板効果によってＮチャンネ
ルＭＯＳＦＥＴのしきい値電圧が大きくされる。その結
果、ＮチャンネルＭＯＳＦＥＴのサブスレッショルド電
流ＩDSN が小さくされ、これによって擬似スタティック
型ＲＡＭのスタンバイ電流が制限されるものとなる。
【００２３】以上の本実施例に示されるように、この発
明を基板電位発生回路を備えかつバッテリーバックアッ
プ機能を備える擬似スタティック型ＲＡＭ等の半導体装
置に適用することで、次のような作用効果が得られる。
すなわち、 （１）基板電位発生回路を、例えば半導体基板の温度を
識別してその出力信号を選択的に形成する温度識別回路
と、温度識別回路の出力信号に従ってその検出レベルが
選択的に切り換えられるレベル検出回路と、比較的大き
な電流供給能力を有しかつ少なくともレベル検出回路の
出力信号に従って選択的に動作状態とされる第１の基板
電位出力回路と、比較的小さな電流供給能力を有しかつ
定常的に動作状態とされる第２の基板電位出力回路とに
より構成し、高温時において半導体基板又はウェル領域
に与えられる基板電位の絶対値を大きくすることで、高
温時においてＭＯＳＦＥＴのしきい値電圧を選択的に大
きくし、そのサブスレッショルド電流を小さくすること
ができるという効果が得られる。 （２）上記（１）項により、擬似スタティック型ＲＡＭ
等の高温下における消費電力を削減できるという効果が
得られる。 （３）上記（１）項及び（２）項により、基板電位発生
回路を備える擬似スタティック型ＲＡＭ等の高温下にお
けるバッテリーバックアップを可能にすることができる
という効果が得られる。
明を基板電位発生回路を備えかつバッテリーバックアッ
プ機能を備える擬似スタティック型ＲＡＭ等の半導体装
置に適用することで、次のような作用効果が得られる。
すなわち、 （１）基板電位発生回路を、例えば半導体基板の温度を
識別してその出力信号を選択的に形成する温度識別回路
と、温度識別回路の出力信号に従ってその検出レベルが
選択的に切り換えられるレベル検出回路と、比較的大き
な電流供給能力を有しかつ少なくともレベル検出回路の
出力信号に従って選択的に動作状態とされる第１の基板
電位出力回路と、比較的小さな電流供給能力を有しかつ
定常的に動作状態とされる第２の基板電位出力回路とに
より構成し、高温時において半導体基板又はウェル領域
に与えられる基板電位の絶対値を大きくすることで、高
温時においてＭＯＳＦＥＴのしきい値電圧を選択的に大
きくし、そのサブスレッショルド電流を小さくすること
ができるという効果が得られる。 （２）上記（１）項により、擬似スタティック型ＲＡＭ
等の高温下における消費電力を削減できるという効果が
得られる。 （３）上記（１）項及び（２）項により、基板電位発生
回路を備える擬似スタティック型ＲＡＭ等の高温下にお
けるバッテリーバックアップを可能にすることができる
という効果が得られる。
【００２４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、擬似スタティック型ＲＡＭは、例え
ば＋５Ｖとされる外部電源電圧をもとに回路の電源電圧
ＶＣＣを形成する降圧回路を備えることができる。ま
た、擬似スタティック型ＲＡＭは、複数の記憶データを
同時に入出力するいわゆる多ビット構成とされるもので
あってもよいし、起動制御信号及びアドレス信号の組み
合わせ及び名称等もこの実施例による制約を受けない。
図２において、温度識別回路ＴＤは、擬似スタティック
型ＲＡＭの外部に設け、擬似スタティック型ＲＡＭを含
む装置の周辺温度をモニタするようにしてもよい。ま
た、レベル検出回路ＬＶＣＰ及びＬＶＣＮは、それぞれ
が温度識別回路ＴＤの出力信号ＴＣに従って選択的に動
作状態とされかつ検出レベルの異なる２個のレベル検出
回路からなるものであってもよいし、その検出レベルが
半導体基板面又は装置周辺の温度に従ってリニアに変化
されるものであってもよい。基板電位発生回路ＶＳＧ
は、基板電位ＶＳＰ又はＶＳＮのいずれか一方のみを形
成してもよいし、そのブロック構成は、種々の実施例が
考えらる。図３において、抵抗Ｒ１及びＲ２は、その材
質を入れ換えて形成することができる。この場合、温度
識別回路ＴＤの出力信号ＴＣは、タイミング信号φ１が
ハイレベルとされるときあるいはタイミング信号φ１が
ロウレベルとされかつ半導体基板面における温度が比較
的高いとき、選択的にハイレベルとされる。さらに、温
度識別回路ＴＤの具体的構成や電源電圧及び基板電位の
極性及び絶対値ならびにＭＯＳＦＥＴの導電型等、種々
の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、擬似スタティック型ＲＡＭは、例え
ば＋５Ｖとされる外部電源電圧をもとに回路の電源電圧
ＶＣＣを形成する降圧回路を備えることができる。ま
た、擬似スタティック型ＲＡＭは、複数の記憶データを
同時に入出力するいわゆる多ビット構成とされるもので
あってもよいし、起動制御信号及びアドレス信号の組み
合わせ及び名称等もこの実施例による制約を受けない。
図２において、温度識別回路ＴＤは、擬似スタティック
型ＲＡＭの外部に設け、擬似スタティック型ＲＡＭを含
む装置の周辺温度をモニタするようにしてもよい。ま
た、レベル検出回路ＬＶＣＰ及びＬＶＣＮは、それぞれ
が温度識別回路ＴＤの出力信号ＴＣに従って選択的に動
作状態とされかつ検出レベルの異なる２個のレベル検出
回路からなるものであってもよいし、その検出レベルが
半導体基板面又は装置周辺の温度に従ってリニアに変化
されるものであってもよい。基板電位発生回路ＶＳＧ
は、基板電位ＶＳＰ又はＶＳＮのいずれか一方のみを形
成してもよいし、そのブロック構成は、種々の実施例が
考えらる。図３において、抵抗Ｒ１及びＲ２は、その材
質を入れ換えて形成することができる。この場合、温度
識別回路ＴＤの出力信号ＴＣは、タイミング信号φ１が
ハイレベルとされるときあるいはタイミング信号φ１が
ロウレベルとされかつ半導体基板面における温度が比較
的高いとき、選択的にハイレベルとされる。さらに、温
度識別回路ＴＤの具体的構成や電源電圧及び基板電位の
極性及び絶対値ならびにＭＯＳＦＥＴの導電型等、種々
の実施形態を採りうる。
【００２５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である擬似
スタティック型ＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えばダイナミッ
ク型ＲＡＭ等の各種メモリ集積回路装置やゲートアレイ
集積回路等の論理集積回路装置にも適用できる。この発
明は、少なくとも基板電圧発生回路を備えかつバッテリ
ーバックアップ機能を備える半導体装置に広く適用でき
る。
てなされた発明をその背景となった利用分野である擬似
スタティック型ＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えばダイナミッ
ク型ＲＡＭ等の各種メモリ集積回路装置やゲートアレイ
集積回路等の論理集積回路装置にも適用できる。この発
明は、少なくとも基板電圧発生回路を備えかつバッテリ
ーバックアップ機能を備える半導体装置に広く適用でき
る。
【００２６】
【発明の効果】基板電位発生回路を備えかつバッテリー
バックアップ機能を備える擬似スタティック型ＲＡＭ等
において、基板電位発生回路を、例えば半導体基板の温
度を識別してその出力信号を選択的に形成する温度識別
回路と、温度識別回路の出力信号に従ってその検出レベ
ルが選択的に切り換えられるレベル検出回路と、比較的
大きな電流供給能力を有しかつ少なくともレベル検出回
路の出力信号に従って選択的に動作状態とされる第１の
基板電位出力回路と、比較的小さな電流供給能力を有し
かつ定常的に動作状態とされる第２の基板電位出力回路
とにより構成し、高温時において半導体基板又はウェル
領域に与えられる基板電位の絶対値を選択的に大きくす
ることで、高温時にＭＯＳＦＥＴのしきい値電圧を選択
的に大きくし、そのサブスレッショルド電流を小さくす
ることができる。その結果、擬似スタティック型ＲＡＭ
等の高温下における消費電力を削減し、その高温下にお
けるバッテリーバックアップを可能にすることができ
る。
バックアップ機能を備える擬似スタティック型ＲＡＭ等
において、基板電位発生回路を、例えば半導体基板の温
度を識別してその出力信号を選択的に形成する温度識別
回路と、温度識別回路の出力信号に従ってその検出レベ
ルが選択的に切り換えられるレベル検出回路と、比較的
大きな電流供給能力を有しかつ少なくともレベル検出回
路の出力信号に従って選択的に動作状態とされる第１の
基板電位出力回路と、比較的小さな電流供給能力を有し
かつ定常的に動作状態とされる第２の基板電位出力回路
とにより構成し、高温時において半導体基板又はウェル
領域に与えられる基板電位の絶対値を選択的に大きくす
ることで、高温時にＭＯＳＦＥＴのしきい値電圧を選択
的に大きくし、そのサブスレッショルド電流を小さくす
ることができる。その結果、擬似スタティック型ＲＡＭ
等の高温下における消費電力を削減し、その高温下にお
けるバッテリーバックアップを可能にすることができ
る。
【図１】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すブロック図である。
Ｍの一実施例を示すブロック図である。
【図２】図１の擬似スタティック型ＲＡＭに含まれる基
板電位発生回路の一実施例を示すブロック図である。
板電位発生回路の一実施例を示すブロック図である。
【図３】図２の基板電位発生回路に含まれる温度識別回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
【図４】高抵抗ポリシリコンからなる抵抗素子の抵抗値
と温度との関係を表す一般的な特性図である。
と温度との関係を表す一般的な特性図である。
【図５】ＭＯＳＦＥＴのしきい値電圧と温度との関係を
表す一般的な特性図である。
表す一般的な特性図である。
【図６】ＰチャンネルＭＯＳＦＥＴのサブスレッショル
ド電流と温度との関係を表す一般的な特性図である。
ド電流と温度との関係を表す一般的な特性図である。
【図７】ＮチャンネルＭＯＳＦＥＴのサブスレッショル
ド電流と温度との関係を表す一般的な特性図である。
ド電流と温度との関係を表す一般的な特性図である。
ＬＣ・・・内部論理回路、ＶＳＧ・・・基板電位発生回
路。ＴＤ・・・温度識別回路、ＬＶＣＰ，ＬＶＣＮ・・
・レベル検出回路、ＶＧＰ１〜ＶＧＰ２，ＶＧＮ１〜Ｖ
ＧＮ２・・・基板電位出力回路。Ｑ１・・・Ｐチャンネ
ルＭＯＳＦＥＴ、Ｒ１〜Ｒ２・・・抵抗、Ｎ１・・・イ
ンバータ回路。
路。ＴＤ・・・温度識別回路、ＬＶＣＰ，ＬＶＣＮ・・
・レベル検出回路、ＶＧＰ１〜ＶＧＰ２，ＶＧＮ１〜Ｖ
ＧＮ２・・・基板電位出力回路。Ｑ１・・・Ｐチャンネ
ルＭＯＳＦＥＴ、Ｒ１〜Ｒ２・・・抵抗、Ｎ１・・・イ
ンバータ回路。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/822 H01L 27/04 H01L 27/11 H01L 29/78
Claims (8)
- 【請求項１】 ＭＯＳＦＥＴが形成される領域に所定電
位を供給する所定電位発生回路を備える半導体装置であ
って、 前記所定電位発生回路は、前記半導体装置の温度を検出
する温度識別回路と、前記温度識別回路の出力信号、及
び前記所定電位発生回路の出力する前記所定電位のレベ
ルを検出するレベル検出回路と、前記レベル検出回路の
出力信号によりその動作が制御され、前記所定電位を出
力する所定電位出力回路とを備えるものである ことを特
徴とする半導体装置。 - 【請求項２】 請求項１において、 前記ＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであり、
前記ＭＯＳＦＥＴが形成される領域は半導体基板である
ことを特徴とする半導体装置。 - 【請求項３】 請求項１において、 前記ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであり、
前記ＭＯＳＦＥＴが形成される半導体領域は半導体基板
上に形成されたＮウェル領域である ことを特徴とする半
導体装置。 - 【請求項４】 請求項１から請求項３のいずれかにおい
て、 前記所定電位発生回路は、定常的に動作して前記所定電
位を出力する第２所定電位出力回路を更に有する こと特
徴とする半導体装置。 - 【請求項５】 ＮチャンネルＭＯＳＦＥＴが形成される
第１領域に第１電位を供給する第１電位発生回路と、Ｐ
チャンネルＭＯＳＦＥＴが形成される第２領域に第２電
位を供給する第２電位発生回路とを備える半導体装置で
あって、 前記第１及び第２電位発生回路のそれぞれは、前記半導
体装置の温度を検出する温度識別回路と、前記温度識別
回路の出力信号、及び前記所定電位発生回路の出力する
前記所定電位のレベルを検出するレベル検出回路と、前
記レベル検出回路の出力信号によりその動作が制御さ
れ、前記所定電位を出力する所定電位出力回路とを備え
るものである ことを特徴とする半導体装置。 - 【請求項６】 請求項５において、 前記第１電位は負電位であり、前記第２電位は正の電位
である ことを特徴とする半導体装置。 - 【請求項７】 請求項１から請求項６のいずれかにおい
て、 前記温度識別回路は所定の周期信号に基づいて間欠的に
動作し、前記半導体装置の温度を検出する ことを特徴と
する半導体装置。 - 【請求項８】 請求項１から請求項７のいずれかにおい
て、 前記半導体装置は、ダイナミック型ＲＡＭである ことを
特徴とする半導体集積回路装置。
Priority Applications (1)
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|---|---|---|---|
| JP03206390A JP3098808B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03206390A JP3098808B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0529583A JPH0529583A (ja) | 1993-02-05 |
| JP3098808B2 true JP3098808B2 (ja) | 2000-10-16 |
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|---|---|---|---|
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|---|---|---|---|---|
| US7166900B1 (en) * | 2005-08-17 | 2007-01-23 | Infineon Technologies Ag | Semiconductor memory device |
| AU2008283629B2 (en) * | 2007-08-01 | 2013-03-21 | Ihara Chemical Industry Co., Ltd. | Oxopyrazine derivative and herbicide |
-
1991
- 1991-07-23 JP JP03206390A patent/JP3098808B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0529583A (ja) | 1993-02-05 |
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