JP2000149561A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 基板電圧発生回路を備えるダイナミック型Ｒ
ＡＭ等の特に高温環境下におけるアクティブ時及びスタ
ンバイ時の低消費電力化を図り、その特に低温環境下に
おける動作の高速化を図る。 【解決手段】 基板電圧を必要とするダイナミック型Ｒ
ＡＭ等において、ＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮ１
〜Ｎ３の基板部に供給される基板電圧ＶＰＰＢ，ＶＣＬ
ＢならびにＶＳＳＢの電位を、高温環境下ではその絶対
値を大きくして深くし、低温環境下ではその絶対値を小
さくして浅くする。また、ＭＯＳＦＥＴＰ１〜Ｐ３なら
びにＮ１〜Ｎ３の基板部が回路ごとに分離される場合、
温度環境の変化にともなう基板電圧の電位制御を回路ご
とに独立して行い、例えばメモリアレイや入出力回路に
対する基板電圧の電位制御は行わない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば、基板電圧発生回路を備えるダイナ
ミック型ＲＡＭ（ランダムアクセスメモリ）ならびにそ
の低消費電力化及び高速化に利用して特に有効な技術に
関するものである。

【０００２】

【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）からなるダイナミ
ック型メモリセルが格子配列されてなるメモリアレイ
と、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが組み
合わされてなる論理ゲートを基本素子とする周辺回路と
を備えるダイナミック型ＲＡＭ等の半導体集積回路装置
がある。また、このようなダイナミック型ＲＡＭ等にお
いて、ＭＯＳＦＥＴが形成される半導体基板又はウェル
領域等の基板部に所定の基板電圧を供給することによ
り、ＭＯＳＦＥＴのしきい値電圧等を制御し、動作の安
定化を図る方法が知られている。この方法とるダイナミ
ック型ＲＡＭ等では、例えば所定の外部端子を介して供
給される供給される電源電圧ＶＣＣをもとに所定電位の
基板電圧を生成する基板電圧発生回路が設けられる。

【０００３】一方、半導体集積回路の微細化・高集積化
が進み、ダイナミック型ＲＡＭ等の大容量化・大規模化
が進む中、ＭＯＳＦＥＴの耐圧破壊を防止し、消費電力
の低減を図ることを目的として動作電源の低電圧化が進
みつつあり、例えば＋２．５Ｖ（ボルト）のような比較
的小さな絶対値の電源電圧ＶＣＣを主たる動作電源と
し、例えば＋１．５Ｖのような内部電圧ＶＣＬをそのセ
ンスアンプ等の動作電源とするダイナミック型ＲＡＭ等
のメモリ集積回路装置が公知である。

【０００４】

【発明が解決しようとする課題】基板電圧発生回路を備
える従来のダイナミック型ＲＡＭ等において、基板電圧
の電位は、電源電圧や周辺温度が変化しても変動するこ
との少ない安定した値とされる。しかし、ＭＯＳＦＥＴ
のしきい値電圧は、図８に示されるように、周辺温度に
ほぼ反比例して変化し、これを受けてＭＯＳＦＥＴのサ
ブスレッショルド電流及び動作速度が変化する。このた
め、特に高温環境下では、ＭＯＳＦＥＴのサブスレッシ
ョルド電流が大きくなってダイナミック型ＲＡＭ等の低
消費電力性が損なわれ、また低温環境下では、ＭＯＳＦ
ＥＴの動作速度が遅くなってダイナミック型ＲＡＭ等の
高速性が損なわれる。また、これに対処するため、各回
路を構成するＭＯＳＦＥＴの電源供給経路にスイッチＭ
ＯＳＦＥＴを設け、これを選択的にオン又はオフ状態と
することでスタンバイ（待機）時における動作電源の低
減を図りうるいわゆるＳＣＲＣ（サブスレッショルド低
減回路）方式が用いられるが、これもアクティブ時には
何ら効果がなく、スタンバイ時及びアクティブ時のすべ
ての期間においてダイナミック型ＲＡＭ等の消費電力を
低減し、その高温環境下及び低温環境下における高速性
を確保するには至らない。

【０００５】この発明の目的は、高温環境下及び低温環
境下におけるダイナミック型ＲＡＭ等の低消費電力化を
図り、その動作の高速化を図ることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＭＯＳＦＥＴを基本素子とす
るダイナミック型ＲＡＭ等において、ＭＯＳＦＥＴの基
板部に供給される基板電圧の電位を、高温環境下では選
択的にその絶対値を大きくして深くし、低温環境下では
選択的にその絶対値を小さくして浅くする。また、ＭＯ
ＳＦＥＴの基板部が回路ごとに分離される場合、温度環
境の変化にともなう基板電圧の電位制御を回路ごとに独
立して行い、例えばメモリアレイや入出力回路に対する
電位制御は行わない。

【０００８】上記手段によれば、ＭＯＳＦＥＴの基板電
圧の電位を、周辺温度に応じてしかも回路ごとに最適化
できるため、高温環境下ではＭＯＳＦＥＴのしきい値電
圧の低下を抑えてその動作電流を小さくし、低温環境下
ではＭＯＳＦＥＴのしきい値電圧の上昇を抑えてその動
作速度が遅くなるのを防止できる。この結果、高温環境
下及び低温環境下における消費電力を安定的に低減し、
ダイナミック型ＲＡＭ等のアクティブ時及びスタンバイ
時の特に高温時における低消費電力化を図ることができ
るとともに、ＭＯＳＦＥＴの動作速度を安定的に速め、
ダイナミック型ＲＡＭ等の特に低温時の動作を高速化す
ることができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体集積回路装置）の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型ＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板面上に
形成される。

【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、８個のメモリマット
ＭＡＴ０〜ＭＡＴ７を備える。また、ダイナミック型Ｒ
ＡＭはシェアドセンス方式を採り、メモリマットＭＡＴ
０〜ＭＡＴ７のそれぞれは、メモリマットＭＡＴ０に代
表されるように、センスアンプＳＡをはさむ一対のメモ
リアレイＡＲＹＬ及びＡＲＹＲと、これらのメモリアレ
イに対応して設けられるそれぞれ一対のワード線駆動回
路ＷＤＬ及びＷＤＲならびにＸアドレスデコーダＸＤＬ
及びＸＤＲとを備える。メモリマットＭＡＴ０〜ＭＡＴ
７は、さらに、メモリアレイＡＲＹＬ及びＡＲＹＲに共
通に設けられるＹアドレスデコーダＹＤと、ライトアン
プＷＡ及びメインアンプＭＡとを備える。

【００１１】メモリマットＭＡＴ０〜ＭＡＴ７を構成す
るメモリアレイＡＲＹＬ及びＡＲＹＲは、図の垂直方向
に平行して配置される所定数のワード線と、水平方向に
平行して配置される所定数組の相補ビット線とをそれぞ
れ含む。これらのワード線及び相補ビット線の交点に
は、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴ
からなる多数のダイナミック型メモリセルが格子状に配
置される。

【００１２】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＡＲＹＬ及びＡＲＹＲを構成するワード線は、そ
の下方において対応するワード線駆動回路ＷＤＬ又はＷ
ＤＲに結合され、それぞれ択一的に選択状態とされる。
ワード線駆動回路ＷＤＬ及びＷＤＲには、対応するＸア
ドレスデコーダＸＤＬ又はＸＤＲから図示されない所定
ビットのワード線選択信号が供給されるとともに、内部
電圧発生回路ＶＧからワード線選択レベルとなる内部電
圧ＶＰＰが共通に供給される。また、Ｘアドレスデコー
ダＸＤＬ及びＸＤＲには、ＸアドレスバッファＸＢから
ｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが共通に供
給されるとともに、タイミング発生回路ＴＧから図示さ
れない内部制御信号ＸＧが共通に供給される。さらに、
ＸアドレスバッファＸＢには、外部のアクセス装置から
アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが時分割的に供給されるとともに、タイミ
ング発生回路ＴＧから内部制御信号ＸＬが供給される。

【００１３】ＸアドレスバッファＸＢは、ダイナミック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
０〜Ａｉを介して供給されるＸアドレス信号ＡＸ０〜Ａ
Ｘｉを内部制御信号ＸＬに従って取り込み、保持すると
ともに、これらのＸアドレス信号をもとに内部アドレス
信号Ｘ０〜Ｘｉを形成し、メモリマットＭＡＴ０〜ＭＡ
Ｔ７のＸアドレスデコーダＸＤＬ及びＸＤＲに供給す
る。なお、ＸアドレスバッファＸＢから出力される最上
位ビットの内部アドレス信号Ｘｉは、各メモリマットの
メモリアレイＡＲＹＬ又はＡＲＹＲを選択的に活性状態
とするための選択制御信号として、タイミング発生回路
ＴＧにも供給される。

【００１４】メモリマットＭＡＴ０〜ＭＡＴ７のＸアド
レスデコーダＸＤＬ及びＸＤＲは、内部制御信号ＸＧが
ハイレベルとされかつ最上位ビットの内部アドレス信号
Ｘｉがロウレベル又はハイレベルとされることでそれぞ
れ選択的に動作状態となり、内部アドレス信号Ｘ０〜Ｘ
ｉをデコードして、ワード線駆動回路ＷＤＬ及びＷＤＲ
に対するワード線選択信号の対応するビットを択一的に
ハイレベルとする。また、各メモリマットのワード線駆
動回路ＷＤＬ及びＷＤＲは、対応するＸアドレスデコー
ダＸＤＬ又はＸＤＲから供給されるワード線選択信号の
択一的なハイレベルを受けて、メモリアレイＡＲＹＬ又
はＡＲＹＲの対応するワード線を択一的に内部電圧ＶＰ
Ｐのような高電圧の選択レベルとする。

【００１５】次に、メモリマットＭＡＴ０〜ＭＡＴ７の
メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビッ
ト線は、その内側において対応するセンスアンプＳＡに
結合され、このセンスアンプを介して択一的に相補共通
データ線ＣＤ＊（ここで、例えば非反転共通データ線Ｃ
ＤＴ及び反転共通データ線ＣＤＢを、あわせて相補共通
データ線ＣＤ＊のように＊を付して表す。また、それが
有効とされるとき選択的にハイレベルとされるいわゆる
非反転信号等については、その名称の末尾にＴを付して
表し、それが有効とされるとき選択的にロウレベルとさ
れるいわゆる反転信号等については、その名称の末尾に
Ｂを付して表す。以下同様）つまりはライトアンプＷＡ
及びメインアンプＭＡに選択的に接続される。

【００１６】センスアンプＳＡには、Ｙアドレスデコー
ダＹＤから図示されない所定ビットのビット線選択信号
が供給されるとともに、タイミング発生回路ＴＧからセ
ンスアンプ駆動信号ＰＡと図示されないプリチャージ制
御信号ＰＣ，シェアド制御信号ＳＨＬ及びＳＨＲが供給
される。また、ＹアドレスデコーダＹＤには、Ｙアドレ
スバッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ
０〜Ｙｉが供給されるとともに、タイミング発生回路Ｔ
Ｇから図示されない内部制御信号ＹＧが供給される。さ
らに、ＹアドレスバッファＹＢには、外部のアクセス装
置からアドレス入力端子Ａ０〜Ａｉを介してＹアドレス
信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミング
発生回路ＴＧから内部制御信号ＹＬが供給される。

【００１７】ＹアドレスバッファＹＢは、ダイナミック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
０〜Ａｉを介して時分割的に供給されるＹアドレス信号
ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｉを形成し、メモリマットＭＡ
Ｔ０〜ＭＡＴ７のＹアドレスデコーダＹＤに供給する。
このとき、各メモリマットのＹアドレスデコーダＹＤ
は、内部制御信号ＹＧがハイレベルとされることで選択
的に動作状態となり、ＹアドレスバッファＹＢから供給
される内部アドレス信号Ｙ０〜Ｙｉをデコードして、セ
ンスアンプＳＡに対する上記ビット線選択信号の対応す
るビットを択一的にハイレベルとする。

【００１８】メモリマットＭＡＴ０〜ＭＡＴ７のセンス
アンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの各
相補ビット線に対応して設けられる所定数の単位回路を
それぞれ含み、これらの単位回路のそれぞれは、図示さ
れない一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交
差結合されてなる単位増幅回路と、Ｎチャンネル型の３
個のプリチャージＭＯＳＦＥＴが直並列結合されてなる
データ線プリチャージ回路と、Ｎチャンネル型の一対の
スイッチＭＯＳＦＥＴとを含む。センスアンプの各単位
増幅回路の相補入出力ノードは、その左側において、図
示されないシェアド制御信号ＳＨＬを受けるＮチャンネ
ル型のシェアドＭＯＳＦＥＴを介してメモリアレイＡＲ
ＹＬの対応する相補ビット線にそれぞれ結合され、その
右側において、シェアド制御信号ＳＨＲを受ける他のシ
ェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＲの対
応する相補ビット線にそれぞれ結合される。

【００１９】センスアンプＳＡの各単位回路のデータ線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
は、ダイナミック型ＲＡＭが非選択状態とされるときプ
リチャージ制御信号ＰＣのハイレベルを受けて選択的に
かつ一斉にオン状態となり、対応する単位回路の非反転
及び反転入出力ノードつまりはメモリアレイＡＲＹＬ及
びＡＲＹＲの各相補ビット線の非反転及び反転信号線を
電源電圧ＶＤＤ及び接地電位ＶＳＳ間の中間電圧ＨＶに
プリチャージする。

【００２０】一方、センスアンプＳＡの各単位回路の単
位増幅回路は、センスアンプ駆動信号ＰＡのハイレベル
を受けて選択的にかつ一斉に動作状態となり、メモリア
レイＡＲＹＬ又はＡＲＹＲの選択されたワード線に結合
される所定数のメモリセルから対応する相補ビット線を
介して出力される微小読み出し信号をそれぞれ増幅し
て、ハイレベル又はロウレベルの２値読み出し信号とす
る。また、各単位回路のスイッチＭＯＳＦＥＴは、Ｙア
ドレスデコーダＹＤから供給されるビット線選択信号の
ハイレベルを受けて択一的にオン状態となり、対応する
単位回路の相補入出力ノード、つまりはメモリアレイＡ
ＲＹＬ又はＡＲＹＲの対応する相補ビット線と相補共通
データ線ＣＤ＊との間を択一的に接続状態とする。

【００２１】メモリマットＭＡＴ０〜ＭＡＴ７の相補共
通データ線ＣＤ＊は、対応するライトアンプＷＡの出力
端子に結合されるとともに、対応するメインアンプＭＡ
の入力端子に結合される。各メモリマットのライトアン
プＷＡの入力端子は、対応する書き込みデータバスＷＤ
Ｂ０〜ＷＤＢ７を介してデータ入力バッファＩＢの対応
する単位回路の出力端子に結合され、各メモリマットの
メインアンプＭＡの出力端子は、対応する読み出しデー
タバスＲＤＢ０〜ＲＤＢ７を介してデータ出力バッファ
ＯＢの対応する単位回路の入力端子に結合される。デー
タ入力バッファＩＢの各単位回路の入力端子ならびにデ
ータ出力バッファＯＢの各単位回路の出力端子は、対応
するデータ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合さ
れる。メモリマットＭＡＴ０〜ＭＡＴ７のライトアンプ
ＷＡには、タイミング発生回路ＴＧから内部制御信号Ｗ
Ｐが共通に供給され、データ出力バッファＯＢの各単位
回路には、タイミング発生回路ＴＧから内部制御信号Ｏ
Ｃが供給される。

【００２２】データ入力バッファＩＢの各単位回路は、
ダイナミック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、データ入出力端子Ｄ０〜Ｄ７を介して入力さ
れる８ビットの書き込みデータを取り込み、保持すると
ともに、書き込みデータバスＷＤＢ０〜ＷＤＢ７を介し
てメモリマットＭＡＴ０〜ＭＡＴ７のライトアンプＷＡ
に伝達する。このとき、メモリマットＭＡＴ０〜ＭＡＴ
７のライトアンプＷＡは、内部制御信号ＷＰのハイレベ
ルを受けて選択的に動作状態となり、データ入力バッフ
ァＩＢの対応する単位回路から書き込みデータバスＷＤ
Ｂ０〜ＷＤＢ７を介して伝達される書き込みデータを所
定の相補書き込み信号とした後、相補共通データ線ＣＤ
＊からセンスアンプＳＡを介して対応するメモリアレイ
ＡＲＹＬ又はＡＲＹＲの選択された１個、合計８個のメ
モリセルに書き込む。

【００２３】一方、メモリマットＭＡＴ０〜ＭＡＴ７の
メインアンプＭＡは、ダイナミック型ＲＡＭが読み出し
モードとされるとき、対応するメモリアレイＡＲＹＬ又
はＡＲＹＲの選択された１個、合計８個のメモリセルか
ら相補共通データ線ＣＤ＊を介して出力される２値読み
出し信号をさらに増幅し、読み出しデータバスＲＤＢ０
〜ＲＤＢ７を介してデータ出力バッファＯＢの対応する
単位回路に伝達する。このとき、データ出力バッファＯ
Ｂの各単位回路は、内部制御信号ＯＣのハイレベルを受
けて選択的に動作状態となり、対応するメインアンプＭ
Ａから伝達される読み出し信号をデータ入出力端子Ｄ０
〜Ｄ７を介して出力する。

【００２４】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢと、Ｘ
アドレスバッファＸＢから供給される最上位ビットの内
部アドレス信号Ｘｉとをもとに、上記各種内部制御信号
を選択的に形成し、ダイナミック型ＲＡＭの各部に供給
する。

【００２５】この実施例のダイナミック型ＲＡＭは、さ
らに、外部端子ＶＣＣ又はＶＳＳを介して供給される電
源電圧ＶＣＣ及び接地電位ＶＳＳをもとに、内部電圧Ｖ
ＰＰ及びＶＣＬと基板電圧ＶＰＰＢ，ＶＣＬＢならびに
ＶＳＳＢを生成する内部電圧発生回路ＶＧを備える。特
に制限されないが、電源電圧ＶＣＣは、例えば＋２．５
Ｖのような正電位とされ、接地電位ＶＳＳは０Ｖとされ
る。また、内部電圧ＶＰＰは、＋４．０Ｖのような比較
的絶対値の大きい正電位とされ、内部電圧ＶＣＬは、＋
１．５Ｖのような比較的絶対値の小さい正電位とされ
る。内部電圧ＶＰＰは、ワード線選択電位として、メモ
リマットＭＡＴ０〜ＭＡＴ７のワード線駆動回路ＷＤＬ
及びＷＤＲに供給され、内部電圧ＶＣＬは、その動作電
源としてセンスアンプＳＡを含むダイナミック型ＲＡＭ
の各部に供給される。

【００２６】一方、基板電圧ＶＰＰＢは、内部電圧ＶＰ
Ｐよりさらに絶対値の大きな正電位とされ、その電位
は、基板温度を含む周辺温度に従って、＋４．０Ｖ〜＋
５．０Ｖの範囲内で変化される。また、基板電圧ＶＣＬ
Ｂは、内部電圧ＶＣＬより絶対値の大きな正電位とさ
れ、その電位は、同じく周辺温度に従って＋１．５Ｖ〜
＋２．５Ｖの範囲内で変化される。さらに、基板電圧Ｖ
ＳＳＢは、接地電位ＶＳＳより電位の低い負電位とさ
れ、その電位は、周辺温度に従って−１．０Ｖ〜０Ｖの
範囲内で変化される。基板電圧ＶＰＰＢは、各メモリマ
ットのワード線駆動回路ＷＤＬ及びＷＤＲを構成するＰ
チャンネルＭＯＳＦＥＴの基板部に供給され、基板電圧
ＶＣＬＢは、各メモリマットのセンスアンプＳＡならび
にＸアドレスデコーダＸＤＬ及びＸＤＲ等を構成するＰ
チャンネルＭＯＳＦＥＴの基板部に供給される。また、
基板電圧ＶＳＳＢは、ダイナミック型ＲＡＭの各部を構
成するＮチャンネルＭＯＳＦＥＴの基板部に供給され
る。なお、内部電圧発生回路ＶＧの具体的構成及び動作
等については、後で詳細に説明する。

【００２７】図２には、図１のダイナミック型ＲＡＭに
含まれる内部電圧発生回路ＶＧの一実施例のブロック図
が示されている。同図をもとに、この実施例のダイナミ
ック型ＲＡＭの内部電圧発生回路ＶＧの構成及び動作の
概要を説明する。

【００２８】図２において、この実施例の内部電圧発生
回路ＶＧは、１個の昇圧回路ＶＰＰＧ及び降圧回路ＶＣ
ＬＧと、３個の基板電圧発生回路ＶＰＰＢＧ，ＶＣＬＢ
ＧならびにＶＳＳＢＧとを含み、これらの昇圧回路，降
圧回路ならびに基板電圧発生回路に対応して設けられる
５個の出力バッファＢＵＦ１〜ＢＵＦ５を含む。このう
ち、昇圧回路ＶＰＰＧは、＋２．５Ｖのような電源電圧
ＶＣＣを昇圧して例えば＋４．０Ｖのような出力電圧Ｖ
ＰＰＯを生成し、降圧回路ＶＣＬＧは、電源電圧ＶＣＣ
を降圧して＋１．５Ｖのような出力電圧ＶＣＬＯを生成
する。昇圧回路ＶＰＰＧの出力電圧ＶＰＰＯは、対応す
る出力バッファＢＵＦ１を経た後、内部電圧ＶＰＰとし
て、例えばメモリマットＭＡＴ０〜ＭＡＴ７のワード線
駆動回路ＷＤつまりＷＤＲ及びＷＤＬ等を構成するＰチ
ャンネルＭＯＳＦＥＴのソースに供給される。また、降
圧回路ＶＣＬＧの出力電圧ＶＣＬＯは、対応する出力バ
ッファＢＵＦ２を経た後、内部電圧ＶＣＬとして、例え
ばメモリマットＭＡＴ０〜ＭＡＴ７のセンスアンプＳＡ
及びＸアドレスデコーダＸＤつまりＸＤＬ及びＸＤＲ等
を構成するＰチャンネルＭＯＳＦＥＴのソースに供給さ
れる。

【００２９】一方、基板電圧発生回路ＶＰＰＢＧ，ＶＣ
ＬＢＧならびにＶＳＳＢＧは、電源電圧ＶＣＣをもとに
所定の出力電圧ＶＰＢＯ，ＶＣＢＯならびにＶＳＢＯを
それぞれ生成する。このうち、基板電圧発生回路ＶＰＰ
ＢＧの出力電圧ＶＰＢＯは、対応する出力バッファＢＵ
Ｆ３を経た後、基板電圧ＶＰＰＢとして、例えばメモリ
マットＭＡＴ０〜ＭＡＴ７のワード線駆動回路ＷＤを構
成するＰチャンネルＭＯＳＦＥＴの基板部に供給され
る。また、基板電圧発生回路ＶＣＬＢＧの出力電圧ＶＣ
ＢＯは、出力バッファＢＵＦ４を経た後、基板電圧ＶＣ
ＬＢとして例えばセンスアンプＳＡを構成するＰチャン
ネルＭＯＳＦＥＴの基板部に供給される。さらに、基板
電圧発生回路ＶＳＳＢＧの出力電圧ＶＳＢＯは、出力バ
ッファＢＵＦ５を経た後、基板電圧ＶＳＳＢとして、ダ
イナミック型ＲＡＭの各ブロックを構成するＮチャンネ
ルＭＯＳＦＥＴの基板部に供給される。

【００３０】この実施例において、基板電圧発生回路Ｖ
ＰＰＢＧ，ＶＣＬＢＧならびにＶＳＳＢＧにより生成さ
れる基板電圧ＶＰＰＢ，ＶＣＬＢならびにＶＳＳＢは、
後述するように、その電位が温度環境に応じて選択的に
変化される。すなわち、正電位とされる基板電圧ＶＰＰ
Ｂ及びＶＣＬＢは、基板温度を含む周辺温度が高くなる
に従ってその電位が高くされ、負電位とされる基板電圧
ＶＳＳＢは、逆に基板温度を含む周辺温度が高くなるに
従ってその電位が低くされる。この結果、その基板部に
これらの基板電圧を受けるＰチャンネル又はＮチャンネ
ルＭＯＳＦＥＴのしきい値電圧が温度環境に応じて変化
され、これによってダイナミック型ＲＡＭの動作速度及
び消費電力が温度環境に応じて制御されるものとなる。
基板電圧発生回路ＶＰＰＢＧ，ＶＣＬＢＧならびにＶＳ
ＳＢＧの具体的構成及び動作ならびに出力電圧の対温度
特性等については、後で詳細に説明する。

【００３１】図３には、図２の内部電圧発生回路ＶＧに
含まれる基板電圧発生回路ＶＳＳＢＧの一実施例の回路
図が示され、図４には、その出力電圧つまり基板電圧Ｖ
ＳＳＢの一実施例の対温度特性図が示されている。両図
をもとに、基板電圧発生回路ＶＳＳＢＧの具体的構成及
び動作ならびにその出力電圧たる基板電圧ＶＳＳＢの対
温度特性について具体的に説明する。なお、図３では、
基板電圧発生回路ＶＳＳＢＧに関する説明をもって、基
板電圧発生回路ＶＰＰＢＧ及びＶＣＬＢＧを類推された
い。また、以下の回路図及び接続図等において、そのチ
ャネル（バックゲート）部に矢印が付されるＭＯＳＦＥ
ＴはＰチャンネル型であって、矢印の付されないＮチャ
ンネルＭＯＳＦＥＴと区別して示される。

【００３２】図３において、基板電圧発生回路ＶＳＳＢ
Ｇは、特に制限されないが、発振回路ＯＳＣ，温度補償
回路ＴＣならびにレベル検出回路ＬＶＣと、ポンプ容量
Ｃ１を含むチャージポンプ回路ＣＰとを備える。このう
ち、発振回路ＯＳＣは、例えばリングオシレータ等から
なり、所定の周期及びデューティを有するパルス信号Ｐ
Ｇを定常的に生成する。また、温度補償回路ＴＣは、周
辺温度に応じた電位の補正制御信号ＴＣＳを生成し、レ
ベル検出回路ＬＶＣは、基板電圧発生回路ＶＳＳＢＧに
より生成される基板電圧ＶＳＳＢの電位をモニタして、
その電位が所定値に達しないとき、その出力信号たるレ
ベル制御信号ＬＣを選択的にハイレベルとする。このレ
ベル検出回路ＬＶＣによる基板電圧ＶＳＳＢの識別電位
は、補正制御信号ＴＣＳつまり周辺温度に応じて選択的
に変化され、これによって基板電圧発生回路ＶＳＳＢＧ
は所望の対温度特性を有するものとされる。

【００３３】次に、チャージポンプ回路ＣＰは、その一
方の入力端子に発振回路ＯＳＣの出力信号たるパルス信
号ＰＧを受け、その他方の入力端子にレベル検出回路Ｌ
ＶＣの出力信号たるレベル制御信号ＬＣを受けるナンド
ゲートＮＡ１を含む。ナンドゲートＮＡ１の出力信号
は、インバータＶ１によって反転された後、パルス信号
Ｐ１としてポンプ容量Ｃ１の左部電極に供給される。ポ
ンプ容量Ｃ１の右部電極つまり内部ノードｎ１は、Ｎチ
ャンネルＭＯＳＦＥＴＮ１１を介して接地電位ＶＳＳに
結合されるとともに、ＮチャンネルＭＯＳＦＥＴＮ１２
を介してチャージポンプ回路ＣＰつまり基板電圧発生回
路ＶＳＳＢＧの出力端子、すなわち基板電圧供給点ＶＳ
ＳＢに結合される。ＭＯＳＦＥＴＮ１１は、内部ノード
ｎ１側をアノードとする形でダイオード形態とされ、Ｍ
ＯＳＦＥＴＮ１２は、基板電圧供給点ＶＳＳＢ側をアノ
ードとする形でダイオード形態とされる。

【００３４】これにより、チャージポンプ回路ＣＰのナ
ンドゲートＮＡ１の出力信号は、レベル検出回路ＬＶＣ
の出力信号たるレベル制御信号ＬＣが電源電圧ＶＣＣの
ようなハイレベルとされるとき、言い換えるならば基板
電圧ＶＳＳＢの電位が周辺温度に応じた所定値に達しな
いとき、選択的に発振回路ＯＳＣの出力信号たるパルス
信号ＰＧを反転したパルス信号となり、インバータＶ１
の出力信号つまりパルス信号Ｐ１は、ナンドゲートＮＡ
１の出力信号の反転信号となる。

【００３５】インバータＶ１の出力信号たるパルス信号
Ｐ１が接地電位ＶＳＳのようなロウレベルから電源電圧
ＶＣＣのようなハイレベルに変化されるとき、ポンプ容
量Ｃ１の右部電極つまり内部ノードｎ１の電位は、ポン
プ容量Ｃ１のチャージポンプ作用によって電源電圧ＶＣ
Ｃの絶対値分だけ押し上げられようとする。しかし、内
部ノードｎ１と接地電位ＶＳＳとの間には、前述のよう
に、ダイオード形態とされるＭＯＳＦＥＴＮ１１が設け
られるため、内部ノードｎ１のハイレベルＶ１Ｈは、Ｍ
ＯＳＦＥＴＮ１１のしきい値電圧をＶｔｈｎとすると
き、 Ｖ１Ｈ＝Ｖｔｈｎ なる電位でクランプされる。このとき、ＭＯＳＦＥＴＮ
１２は、基板電圧供給点ＶＳＳＢの電位が所定の負電位
であることからオフ状態となる。

【００３６】一方、パルス信号Ｐ１がハイレベルからロ
ウレベルに変化されると、内部ノードｎ１の電位は、ポ
ンプ容量Ｃ１のチャージポンプ作用によって電源電圧Ｖ
ＣＣの絶対値分だけ引き下げられる。このため、基板電
圧供給点ＶＳＳＢにおける基板電圧ＶＳＳＢの電位ＶＳ
ＳＢは、ダイオード形態とされるＭＯＳＦＥＴＮ１２の
しきい値電圧をやはりＶｔｈｎとするとき、 なる負電位になろうとするが、この電位ＶＳＳＢは、ポ
ンプ容量Ｃ１と基板電圧供給点ＶＳＳＢに結合される寄
生容量のチャージシェア分ずつ徐々に低下し、最終的に
はレベル検出回路ＬＶＣの識別電位となるべく制御され
る。

【００３７】この実施例において、レベル検出回路ＬＶ
Ｃの識別電位つまり基板電圧ＶＳＳＢの電位は、温度補
償回路ＴＣの出力信号たる補正制御信号ＴＣＳに従っ
て、例えば図４に示されるように、０Ｖから−１Ｖの範
囲内で周辺温度に反比例して変化される。また、図示さ
れない正電位の基板電圧ＶＰＰＢの電位は、例えば＋
４．０Ｖから＋５．０Ｖの範囲内で周辺温度に正比例し
て変化され、基板電圧ＶＣＬＢの電位は、例えば＋１．
５Ｖから＋２・５Ｖの範囲内で周辺温度に正比例して変
化される。このため、ダイナミック型ＲＡＭの各部で
は、その基板部に基板電圧ＶＳＳＢを受けるＮチャンネ
ルＭＯＳＦＥＴ、あるいはその基板部に基板電圧ＶＰＰ
Ｂ又はＶＣＬＢを受けるＰチャンネルＭＯＳＦＥＴのし
きい値電圧が、周辺温度が低いときは小さくされ、高い
ときには大きくされる。この結果、特に低温時における
ダイナミック型ＲＡＭの動作が高速化され、高温時には
ＭＯＳＦＥＴのスタンバイ電流が低減されてその低消費
電力化が図られる。このことについては、ＭＯＳＦＥＴ
の一般的な特性を含め、後で詳細に説明する。

【００３８】図５には、図１のダイナミック型ＲＡＭの
内部電圧及び基板電圧の供給経路を説明するための一実
施例の接続図が示されている。また、図６には、図１の
ダイナミック型ＲＡＭの各部を構成するＭＯＳＦＥＴの
第１の実施例を示す部分的な平面配置図が示され、図７
には、その一実施例の部分的なＡ−Ｂ断面構造図が示さ
れている。さらに、図８には、ＮチャンネルＭＯＳＦＥ
Ｔのしきい値電圧の一般的な対温度特性図が示され、図
９には、その一般的な対基板電圧特性図が示されてい
る。これらの図をもとに、この実施例のダイナミック型
ＲＡＭの内部電圧及び基板電圧の供給経路と各部を構成
するＭＯＳＦＥＴのレイアウト及び断面構造ならびにそ
のしきい値電圧の特性について説明する。

【００３９】なお、図５ないし図７ならびに以降の平面
配置図及び断面構造図では、ＰチャンネルＭＯＳＦＥＴ
Ｐ１〜Ｐ４ならびにＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ
５をもって、メモリマットＭＡＴ０〜ＭＡＴ７のワード
線駆動回路ＷＤつまりＷＤＬ及びＷＤＲ，Ｘアドレスデ
コーダＸＤつまりＸＤＬ及びＸＤＲ，センスアンプＳ
Ａ，メモリアレイＡＲＹつまりＡＲＹＬ及びＡＲＹＲな
らびにデータ入力バッファＩＢ及びデータ出力バッファ
ＯＢを説明するが、ダイナミック型ＲＡＭの各部が他に
多くのＭＯＳＦＥＴを含むものであることは言うまでも
ない。

【００４０】まず図５において、ダイナミック型ＲＡＭ
のメモリマットＭＡＴ０〜ＭＡＴ７のワード線駆動回路
ＷＤつまりＷＤＬ及びＷＤＲは、例えばＰチャンネルＭ
ＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１を含
む。このうち、ＭＯＳＦＥＴＰ１のソースには、内部電
圧発生回路ＶＧの昇圧回路ＶＰＰＧから内部電圧ＶＰＰ
が供給され、その基板部には、内部電圧発生回路ＶＧの
基板電圧発生回路ＶＰＰＢＧから基板電圧ＶＰＰＢが供
給される。また、ＭＯＳＦＥＴＮ１のソースには、接地
電位ＶＳＳが供給され、その基板部には、内部電圧発生
回路ＶＧの基板電圧発生回路ＶＳＳＢＧから基板電圧Ｖ
ＳＳＢが供給される。ＭＯＳＦＥＴＰ１及びＮ１のゲー
ト及びドレインならびに図示されないその他のＭＯＳＦ
ＥＴのゲート，ソース，ドレインは、これらのＭＯＳＦ
ＥＴが構成する論理ゲートの論理機能に応じて、所定の
組み合わせで選択的に結合される。

【００４１】前記のように、内部電圧ＶＰＰは、例えば
＋４．０Ｖのような比較的大きな絶対値の正電位とさ
れ、基板電圧ＶＰＰＢは、その絶対値が内部電圧ＶＰＰ
より大きくしかもその電位が周辺温度に応じて例えば＋
４．０Ｖから＋５．０Ｖの範囲内で変化される所定の正
電位とされる。また、接地電位ＶＳＳは、言うまでもな
く０Ｖとされ、基板電圧ＶＳＳＢは、その電位が例えば
０Ｖから−１．０Ｖの範囲内で周辺温度に反比例して変
化される所定の負電位とされる。

【００４２】次に、ダイナミック型ＲＡＭのメモリマッ
トＭＡＴ０〜ＭＡＴ７のセンスアンプＳＡならびにＸア
ドレスデコーダＸＤつまりＸＤＬ及びＸＤＲは、Ｐチャ
ンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴ
Ｎ２を含む。このうち、ＭＯＳＦＥＴＰ２のソースに
は、内部電圧発生回路ＶＧの降圧回路ＶＣＬＧから内部
電圧ＶＣＬが供給され、その基板部には、内部電圧発生
回路ＶＧの基板電圧発生回路ＶＣＬＢＧから基板電圧Ｖ
ＣＬＢが供給される。また、ＭＯＳＦＥＴＮ２のソース
には、接地電位ＶＳＳが供給され、その基板部には、内
部電圧発生回路ＶＧの基板電圧発生回路ＶＳＳＢＧから
基板電圧ＶＳＳＢが供給される。ＭＯＳＦＥＴＰ２及び
Ｎ２のゲート及びドレインならびに図示されないその他
のＭＯＳＦＥＴのゲート，ソース，ドレインは、これら
のＭＯＳＦＥＴからなる論理ゲートの論理機能に応じ
て、所定の組み合わせで選択的に結合される。

【００４３】前記のように、内部電圧ＶＣＬは、例えば
＋１．５Ｖのような比較的小さな絶対値の正電位とさ
れ、基板電圧ＶＣＬＢは、その絶対値が内部電圧ＶＣＬ
より大きくしかもその電位が例えば＋１．５Ｖから＋
２．５Ｖの範囲内で周辺温度に正比例して変化される所
定の正電位とされる。

【００４４】一方、ダイナミック型ＲＡＭのメモリマッ
トＭＡＴ０〜ＭＡＴ７のデータ入力バッファＩＢ及びデ
ータ出力バッファＯＢは、ＰチャンネルＭＯＳＦＥＴＰ
３及びＮチャンネルＭＯＳＦＥＴＮ３を含む。このう
ち、ＭＯＳＦＥＴＰ３のソース及び基板部には、電源電
圧ＶＣＣが供給される。また、ＭＯＳＦＥＴＮ３のソー
スには、接地電位ＶＳＳが供給され、その基板部には、
内部電圧発生回路ＶＧの基板電圧発生回路ＶＳＳＢＧか
ら基板電圧ＶＳＳＢが供給される。ＭＯＳＦＥＴＰ３及
びＮ３のゲート及びドレインならびに図示されないその
他のＭＯＳＦＥＴのゲート，ソース，ドレインは、これ
らのＭＯＳＦＥＴからなる論理ゲートの論理機能に応じ
て、所定の組み合わせで選択的に結合される。前記のよ
うに、内部電圧ＶＣＣは、例えば＋２．５Ｖのような正
電位とされる。

【００４５】ここで、ワード線駆動回路ＷＤつまりＷＤ
Ｌ及びＷＤＲを構成するＰチャンネルＭＯＳＦＥＴＰ１
は、図６及び図７に示されるように、Ｐ型半導体基板Ｐ
ＳＵＢのＮ型ウェル領域ＮＷＥＬＬ１内に形成された一
対のＰ型拡散層Ｐ⁺ をそのソース及びドレインとする。
これらのＰ型拡散層の間つまりチャネルの上層には、所
定厚の酸化膜をはさんでＭＯＳＦＥＴＰ１のゲートたる
ゲート層ＦＧが形成され、Ｎ型ウェル領域ＮＷＥＬＬ１
内には、さらにＭＯＳＦＥＴＰ１の基板部となるＮ型ウ
ェル領域ＮＷＥＬＬ１に対して基板電圧ＶＰＰＢを供給
するためのＮ型拡散層Ｎ⁺ が形成される。ＭＯＳＦＥＴ
Ｐ１のソースとなる一方のＰ型拡散層Ｐ ⁺ には、内部電
圧発生回路ＶＧから内部電圧ＶＰＰが供給される。

【００４６】一方、ワード線駆動回路ＷＤつまりＷＤＬ
及びＷＤＲを構成するＮチャンネルＭＯＳＦＥＴＮ１
は、Ｐ型ウェル領域ＰＷＥＬＬ１内に形成された一対の
Ｎ型拡散層Ｎ⁺ をそのソース及びドレインとする。これ
らのＮ型拡散層の間つまりチャネルの上層には、所定厚
の酸化膜をはさんでＭＯＳＦＥＴＮ１のゲートとなるゲ
ート層ＦＧが形成される。また、Ｐ型ウェル領域ＰＷＥ
ＬＬ１内には、さらにＭＯＳＦＥＴＮ１の基板部となる
Ｐ型ウェル領域ＰＷＥＬＬ１に基板電圧ＶＳＳＢを供給
するためのＰ型拡散層Ｐ⁺ が形成される。ＭＯＳＦＥＴ
Ｎ１のソースとなる一方のＮ型拡散層Ｎ⁺ には、接地電
位ＶＳＳが供給される。

【００４７】次に、センスアンプＳＡならびにＸアドレ
スデコーダＸＤつまりＸＤＬ及びＸＤＲを構成するＰチ
ャンネルＭＯＳＦＥＴＰ２は、Ｐ型半導体基板ＰＳＵＢ
のＮ型ウェル領域ＮＷＥＬＬ２内に形成された一対のＰ
型拡散層Ｐ⁺ をそのソース及びドレインとする。これら
のＰ型拡散層の間つまりチャネルの上層には、所定厚の
酸化膜をはさんでＭＯＳＦＥＴＰ２のゲートたるゲート
層ＦＧが形成され、Ｎ型ウェル領域ＮＷＥＬＬ２内に
は、さらにＭＯＳＦＥＴＰ２の基板部となるＮ型ウェル
領域ＮＷＥＬＬ２に基板電圧ＶＣＬＢを供給するための
Ｎ型拡散層Ｎ⁺ が形成される。ＭＯＳＦＥＴＰ２のソー
スとなる一方のＰ型拡散層Ｐ⁺ には、内部電圧発生回路
ＶＧから内部電圧ＶＣＬが供給される。

【００４８】一方、センスアンプＳＡ及びＸアドレスデ
コーダＸＤを構成するＮチャンネルＭＯＳＦＥＴＮ２
は、Ｐ型ウェル領域ＰＷＥＬＬ２内に形成された一対の
Ｎ型拡散層Ｎ⁺ をそのソース及びドレインとする。これ
らのＮ型拡散層の間つまりチャネルの上層には、所定厚
の酸化膜をはさんでＭＯＳＦＥＴＮ２のゲートとなるゲ
ート層ＦＧが形成される。また、Ｐ型ウェル領域ＰＷＥ
ＬＬ２内には、さらにＭＯＳＦＥＴＮ２の基板部となる
Ｐ型ウェル領域ＰＷＥＬＬ２に基板電圧ＶＳＳＢを供給
するためのＰ型拡散層Ｐ⁺ が形成される。ＭＯＳＦＥＴ
Ｎ２のソースとなる一方のＮ型拡散層Ｎ⁺ には、接地電
位ＶＳＳが供給される。

【００４９】同様に、データ入力バッファＩＢ及びデー
タ出力バッファＯＢを構成するＰチャンネルＭＯＳＦＥ
ＴＰ３は、Ｐ型半導体基板ＰＳＵＢのＮ型ウェル領域Ｎ
ＷＥＬＬ３内に形成された一対のＰ型拡散層Ｐ⁺ をその
ソース及びドレインとする。これらのＰ型拡散層の間つ
まりチャネルの上層には、ＭＯＳＦＥＴＰ３のゲートた
るゲート層ＦＧが形成され、Ｎ型ウェル領域ＮＷＥＬＬ
３内には、さらにＭＯＳＦＥＴＰ３の基板部となるＮ型
ウェル領域ＮＷＥＬＬ３に電源電圧ＶＣＣを供給するた
めのＮ型拡散層Ｎ⁺ が形成される。ＭＯＳＦＥＴＰ３の
ソースとなる一方のＰ型拡散層Ｐ⁺ には、電源電圧ＶＣ
Ｃが供給される。

【００５０】一方、データ入力バッファＩＢ及びデータ
出力バッファＯＢを構成するＮチャンネルＭＯＳＦＥＴ
Ｎ３は、Ｐ型ウェル領域ＰＷＥＬＬ３内に形成された一
対のＮ型拡散層Ｎ⁺ をそのソース及びドレインとする。
これらのＮ型拡散層の間つまりチャネルの上層には、Ｍ
ＯＳＦＥＴＮ３のゲートとなるゲート層ＦＧが形成され
る。また、Ｐ型ウェル領域ＰＷＥＬＬ３内には、さらに
ＭＯＳＦＥＴＮ３の基板部となるＰ型ウェル領域ＰＷＥ
ＬＬ３に対して基板電圧ＶＳＳＢを供給するためのＰ型
拡散層Ｐ⁺ が形成される。ＭＯＳＦＥＴＮ３のソースと
なる一方のＮ型拡散層Ｎ⁺ には、接地電位ＶＳＳが供給
される。Ｐ型ウェル領域ＰＷＥＬＬ３の外側には、さら
にＰ型拡散層Ｐ⁺ が形成され、内部電圧発生回路ＶＧの
基板電圧発生回路ＶＳＳＢＧから基板電圧ＶＳＳＢが供
給される。

【００５１】このように、本実施例のダイナミック型Ｒ
ＡＭでは、各部を構成するＰチャンネルＭＯＳＦＥＴＰ
１〜Ｐ３の基板部が、Ｎ型ウェル領域ＮＷＥＬＬ１〜Ｎ
ＷＥＬＬ３として独立して形成され、それぞれに適した
基板電圧ＶＰＰＢ，ＶＣＬＢあるいはＶＳＳＢがそれぞ
れ独立に供給される。また、各部を構成するＮチャンネ
ルＭＯＳＦＥＴＮ１〜Ｎ３の基板部は、Ｐ型ウェル領域
ＰＷＥＬＬ１〜ＰＷＥＬＬ３として独立に形成されるも
のの、実際にはＰ型半導体基板ＰＳＵＢと一体化され、
その電位も同電位とされる。したがって、この基板電圧
ＶＳＳＢを供給するためにＰ型ウェル領域ＰＷＥＬＬ１
〜ＰＷＥＬＬ３にそれぞれ設けられるＰ型拡散層Ｐ
⁺ は、必ずしも必要とされるものではない。

【００５２】ところで、ダイナミック型ＲＡＭの各部を
構成するＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ３等のしき
い値電圧Ｖｔｈは、図８に示されるように、周辺温度が
上昇するに従って小さくなり、図９に示されるように、
基板電圧ＶＳＳＢが低くなるに従って、言い換えるなら
ば基板電圧ＶＳＳＢが深くなるに従って逆に大きくなる
傾向を示す。同様に、ダイナミック型ＲＡＭの各部を構
成する図示されないＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ
３等のしきい値電圧は、周辺温度が上昇するに従って小
さくなり、基板電圧ＶＰＰＢ又はＶＣＬＢが高くなるに
従って、言い換えるならば対応する基板電圧が深くなる
に従って逆に大きくなる。

【００５３】周知のように、ＭＯＳＦＥＴのしきい値電
圧Ｖｔｈは、ＭＯＳＦＥＴひいてはこれを含む回路の動
作速度及び消費電力に重大な影響を与える。すなわち、
ＭＯＳＦＥＴのしきい値電圧Ｖｔｈが大きいとき、ＭＯ
ＳＦＥＴのソース・ドレイン電流は小さくなり、これを
含む回路の動作速度が遅くなる。しかし、しきい値電圧
Ｖｔｈが大きいことでＭＯＳＦＥＴのサブスレッショル
ド電流は小さくなり、これを含む回路のスタンバイ時に
おける消費電力が小さくなる。一方、ＭＯＳＦＥＴのし
きい値電圧Ｖｔｈが小さいと、ＭＯＳＦＥＴのソース・
ドレイン電流は大きくなり、これを含む回路の動作速度
が高速化される。しかし、しきい値電圧Ｖｔｈが小さい
ことでＭＯＳＦＥＴのサブスレッショルド電流は大きく
なり、これを含む回路の特にスタンバイ時における消費
電力が大きくなる。

【００５４】これらのことから、温度補償機能を持たな
い従来のダイナミック型ＲＡＭの場合、周辺温度が低い
状態では、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈが大きく
なってスタンバイ時の消費電力は小さくなるものの、Ｍ
ＯＳＦＥＴのソース・ドレイン電流が小さくなってその
動作が遅くなり、ダイナミック型ＲＡＭの高速化が制約
を受ける。また、周辺温度が高い状態では、ＭＯＳＦＥ
Ｔのしきい値電圧Ｖｔｈが小さくなってその動作は高速
化されるものの、ＭＯＳＦＥＴのサブスレッショルド電
流は大きくなってその動作電流が大きくなり、ダイナミ
ック型ＲＡＭの特にスタンバイ時の低消費電力化が制約
を受ける。この結果、低温時の高速性を重視してデバイ
ス設計を行った場合、高温時のＭＯＳＦＥＴのサブスレ
ッショルド電流が大きくなってダイナミック型ＲＡＭの
低消費電力性が阻害され、また、高温時の低消費電力性
を重視してデバイス設計を行った場合、低温時のＭＯＳ
ＦＥＴの動作が遅くなってダイナミック型ＲＡＭの高速
性が阻害される。

【００５５】これに対処するため、本実施例のダイナミ
ック型ＲＡＭでは、前記図４で示したように、基板電圧
ＶＳＳＢに代表される基板電圧ＶＰＰＢ，ＶＣＬＢなら
びにＶＳＳＢの絶対値が周辺温度に正比例して大きくさ
れる。このため、周辺温度が低い状態では、基板電圧が
浅くされて各ＭＯＳＦＥＴのしきい値電圧が小さくさ
れ、ＭＯＳＦＥＴの動作が速くなって、ダイナミック型
ＲＡＭの高速性が確保されるとともに、周辺温度が高い
状態では、基板電圧が深くされて各ＭＯＳＦＥＴのしき
い値電圧が大きくなり、ＭＯＳＦＥＴのサブスレッショ
ルド電流が小さくなって、ダイナミック型ＲＡＭの低消
費電力性が確保される。なお、このような基板電圧の電
位制御による消費電力の低減は、ダイナミック型ＲＡＭ
が動作状態つまりアクティブ状態とされる場合でも同様
に効果として得られる。

【００５６】図１０には、この発明が適用されたダイナ
ミック型ＲＡＭの各部を構成するＭＯＳＦＥＴの第２の
実施例の部分的な平面配置図が示され、図１１には、そ
の一実施例の部分的なＣ−Ｄ断面構造図が示されてい
る。なお、この実施例のダイナミック型ＲＡＭは、前記
図１ないし図９の実施例を基本的に踏襲するものである
ため、これと異なる部分についてのみ説明を追加する。
また、以下の平面配置図及び断面構造図では、メモリマ
ットＭＡＴ０〜ＭＡＴ７のワード線駆動回路ＷＤつまり
ＷＤＬ及びＷＤＲに関する記述が割愛されているが、各
実施例のダイナミック型ＲＡＭは前記図１ないし図９の
実施例と同様なワード線駆動回路ＷＤを含み、ＭＯＳＦ
ＥＴＰ１及びＮ１等に対する同様な処置が施される。

【００５７】図１０及び図１１において、ダイナミック
型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７のＸアドレ
スデコーダＸＤつまりＸＤＬ及びＸＤＲを構成するＰチ
ャンネルＭＯＳＦＥＴＰ４は、Ｐ型半導体基板ＰＳＵＢ
のＮ型ウェル領域ＮＷＥＬＬ４内に形成された一対のＰ
型拡散層Ｐ⁺ をそのソース及びドレインとする。これら
のＰ型拡散層の間つまりチャネルの上層には、所定厚の
酸化膜をはさんでＭＯＳＦＥＴＰ４のゲートたるゲート
層ＦＧが形成され、Ｎ型ウェル領域ＮＷＥＬＬ４内に
は、さらにＭＯＳＦＥＴＰ４の基板部となるＮ型ウェル
領域ＮＷＥＬＬ４に基板電圧ＶＣＬＢ１を供給するため
のＮ型拡散層Ｎ⁺ が形成される。ＭＯＳＦＥＴＰ４のソ
ースとなる一方のＰ型拡散層Ｐ⁺ には、内部電圧発生回
路ＶＧの降圧回路ＶＣＬ１Ｇから内部電圧ＶＣＬ１が供
給される。

【００５８】一方、ＸアドレスデコーダＸＤつまりＸＤ
Ｌ及びＸＤＲを構成するＮチャンネルＭＯＳＦＥＴＮ４
は、Ｐ型ウェル領域ＰＷＥＬＬ４内に形成された一対の
Ｎ型拡散層Ｎ⁺ をそのソース及びドレインとする。これ
らのＮ型拡散層の間つまりチャネルの上層には、所定厚
の酸化膜をはさんでＭＯＳＦＥＴＮ４のゲートとなるゲ
ート層ＦＧが形成される。また、Ｐ型ウェル領域ＰＷＥ
ＬＬ４内には、さらにＭＯＳＦＥＴＮ４の基板部となる
Ｐ型ウェル領域ＰＷＥＬＬ４に基板電圧ＶＳＳＢ１を供
給するためのＰ型拡散層Ｐ⁺ が形成される。ＭＯＳＦＥ
ＴＮ４のソースとなる一方のＮ型拡散層Ｎ⁺ には、接地
電位ＶＳＳが供給される。内部電圧発生回路ＶＧには、
基板電圧発生回路ＶＳＳＢ１Ｇが設けられ、この基板電
圧発生回路ＶＳＳＢ１Ｇによって上記基板電圧ＶＳＳＢ
１が形成される。

【００５９】この実施例において、ＭＯＳＦＥＴＰ４の
基板部となるＮ型ウェル領域ＮＷＥＬＬ４の下層ならび
にＭＯＳＦＥＴＮ４の基板部となるＰ型ウェル領域ＰＷ
ＥＬＬ４の下層及び周辺には、比較的高濃度のウェル分
離層ＤＷＥＬＬ１が形成される。このため、Ｐ型ウェル
領域ＰＷＥＬＬ４は、Ｎ型ウェル領域ＮＷＥＬＬ４と同
様にＰ型半導体基板ＰＳＵＢから電気的に分離され、こ
れによって独立した電位を有する基板電圧ＶＳＳＢ１を
供給しうるものとされる。

【００６０】同様に、ダイナミック型ＲＡＭのメモリマ
ットＭＡＴ０〜ＭＡＴ７のセンスアンプＳＡを構成する
ＰチャンネルＭＯＳＦＥＴＰ２は、Ｐ型半導体基板ＰＳ
ＵＢのＮ型ウェル領域ＮＷＥＬＬ２内に形成された一対
のＰ型拡散層Ｐ⁺ をそのソース及びドレインとする。こ
れらのＰ型拡散層の間つまりチャネルの上層には、ＭＯ
ＳＦＥＴＰ２のゲートたるゲート層ＦＧが形成され、Ｎ
型ウェル領域ＮＷＥＬＬ２内には、さらにＭＯＳＦＥＴ
Ｐ２の基板部となるＮ型ウェル領域ＮＷＥＬＬ２に基板
電圧ＶＣＬＢ２を供給するためのＮ型拡散層Ｎ⁺ が形成
される。ＭＯＳＦＥＴＰ２のソースとなる一方のＰ型拡
散層Ｐ⁺ には、内部電圧発生回路ＶＧの降圧回路ＶＣＬ
２Ｇから内部電圧ＶＣＬ２が供給される。

【００６１】一方、各メモリマットのセンスアンプＳＡ
を構成するＮチャンネルＭＯＳＦＥＴＮ２は、Ｐ型ウェ
ル領域ＰＷＥＬＬ２内に形成された一対のＮ型拡散層Ｎ
⁺ をそのソース及びドレインとする。これらのＮ型拡散
層の間つまりチャネルの上層には、所定厚の酸化膜をは
さんでＭＯＳＦＥＴＮ２のゲートとなるゲート層ＦＧが
形成される。また、Ｐ型ウェル領域ＰＷＥＬＬ２内に
は、さらにＭＯＳＦＥＴＮ２の基板部となるＰ型ウェル
領域ＰＷＥＬＬ２に対して基板電圧ＶＳＳＢ２を供給す
るためのＰ型拡散層Ｐ⁺ が形成される。ＭＯＳＦＥＴＮ
２のソースとなる一方のＮ型拡散層Ｎ⁺ には、接地電位
ＶＳＳが供給される。内部電圧発生回路ＶＧには、基板
電圧発生回路ＶＳＳＢ２Ｇが設けられ、この基板電圧発
生回路ＶＳＳＢ２Ｇによって上記基板電圧ＶＳＳＢ２が
形成される。

【００６２】この実施例において、ＭＯＳＦＥＴＰ２の
基板部となるＮ型ウェル領域ＮＷＥＬＬ２の下層ならび
にＭＯＳＦＥＴＮ２の基板部となるＰ型ウェル領域ＰＷ
ＥＬＬ２の下層及び周辺には、ウェル分離層ＤＷＥＬＬ
２が形成される。このため、Ｐ型ウェル領域ＰＷＥＬＬ
２は、Ｎ型ウェル領域ＮＷＥＬＬ２と同様にＰ型半導体
基板ＰＳＵＢから電気的に分離され、これによって独立
した電位を有する基板電圧ＶＳＳＢ２を供給しうるもの
とされる。

【００６３】次に、データ入力バッファＩＢ及びデータ
出力バッファＯＢを構成するＰチャンネルＭＯＳＦＥＴ
Ｐ３は、Ｐ型半導体基板ＰＳＵＢのＮ型ウェル領域ＮＷ
ＥＬＬ３内に形成された一対のＰ型拡散層Ｐ⁺ をそのソ
ース及びドレインとする。これらのＰ型拡散層の間つま
りチャネルの上層には、ＭＯＳＦＥＴＰ３のゲートたる
ゲート層ＦＧが形成され、Ｎ型ウェル領域ＮＷＥＬＬ３
内には、さらにＭＯＳＦＥＴＰ３の基板部となるＮ型ウ
ェル領域ＮＷＥＬＬ３に電源電圧ＶＣＣを供給するため
のＮ型拡散層Ｎ⁺ が形成される。ＭＯＳＦＥＴＰ３のソ
ースとなる一方のＰ型拡散層Ｐ⁺ には、電源電圧ＶＣＣ
が供給される。

【００６４】一方、データ入力バッファＩＢ及びデータ
出力バッファＯＢを構成するＮチャンネルＭＯＳＦＥＴ
Ｎ３は、Ｐ型ウェル領域ＰＷＥＬＬ３内に形成された一
対のＮ型拡散層Ｎ⁺ をそのソース及びドレインとする。
これらのＮ型拡散層の間つまりチャネルの上層には、Ｍ
ＯＳＦＥＴＮ３のゲートとなるゲート層ＦＧが形成され
る。また、Ｐ型ウェル領域ＰＷＥＬＬ３内には、さらに
ＭＯＳＦＥＴＮ３の基板部となるＰ型ウェル領域ＰＷＥ
ＬＬ３に基板電圧ＶＳＳＢ３を供給するためのＰ型拡散
層Ｐ⁺ が形成される。ＭＯＳＦＥＴＮ３のソースとなる
一方のＮ型拡散層Ｎ⁺ には、接地電位ＶＳＳが供給され
る。Ｐ型ウェル領域ＰＷＥＬＬ３の外側には、さらにＰ
型拡散層Ｐ⁺ が形成され、内部電圧発生回路ＶＧの基板
電圧発生回路ＶＳＳＢ３Ｇから基板電圧ＶＳＳＢ３が供
給される。

【００６５】この実施例において、内部電圧発生回路Ｖ
Ｇは、前述のように、降圧回路ＶＣＬ１Ｇ及びＶＣＬ２
Ｇならびに基板電圧発生回路ＶＣＬＢ１Ｇ及びＶＣＬＢ
２Ｇに加えて、３個の基板電圧発生回路ＶＳＳＢ１Ｇ，
ＶＳＳＢ２ＧならびにＶＳＳＢ３Ｇを備える。また、こ
のうち、基板電圧発生回路ＶＣＬＢ１Ｇ及びＶＣＬＢ２
ＧならびにＶＳＳＢ１Ｇ及びＶＳＳＢ２Ｇにより生成さ
れる基板電圧ＶＣＬＢ１及びＶＣＬＢ２ならびにＶＳＳ
Ｂ１及びＶＳＳＢ２は、その電位が周辺温度に応じて変
化され、これによってＸアドレスデコーダＸＤ及びセン
スアンプＳＡを構成するＭＯＳＦＥＴＰ４及びＰ２なら
びにＮ４及びＮ２のしきい値電圧が制御される。しか
し、基板電圧発生回路ＶＳＳＢ３Ｇは、温度補償回路を
含まず、基板電圧ＶＳＳＢ３の電位は、周辺温度に関係
なく一定とされる。

【００６６】つまり、この実施例のダイナミック型ＲＡ
Ｍでは、各部を構成するＭＯＳＦＥＴの基板部となるＰ
型ウェル領域及びＮ型ウェル領域が、その下層又は周辺
に比較的高濃度のウェル分離層が形成されることでＰ型
半導体基板ＰＳＵＢから電気的に分離され、各基板部に
供給される基板電圧の電位が、各部の動作特性に合わせ
てそれぞれ最適化される。この結果、ダイナミック型Ｒ
ＡＭの特に低温環境下における動作をさらに高速化でき
るとともに、その高温環境化におけるアクティブ時及び
スタンバイ時の消費電力をさらに低減できるものとな
る。

【００６７】なお、この実施例では、データ入力バッフ
ァＩＢ及びデータ出力バッファＯＢを構成するＭＯＳＦ
ＥＴＰ３の基板部つまりＰ型ウェル領域ＰＷＥＬＬ３に
供給される基板電圧ＶＳＳＢ３の電位が周辺温度に関係
なく一定とされることで、インタフェース回路たるデー
タ入力バッファＩＢ及びデータ出力バッファＯＢの動作
特性が温度補償作用の影響を受けるのを防止し、ダイナ
ミック型ＲＡＭの特に外部装置との間のインタフェース
動作を安定化することができる。

【００６８】図１２には、この発明が適用されたダイナ
ミック型ＲＡＭの各部を構成するＭＯＳＦＥＴの第３の
実施例の部分的な平面配置図が示され、図１３には、そ
の一実施例の部分的なＥ−Ｆ断面構造図が示されてい
る。なお、この実施例のダイナミック型ＲＡＭは、前記
図１０及び図１１の実施例のダイナミック型ＲＡＭを基
本的に踏襲するものであるため、これと異なる部分、つ
まりデータ入力バッファＩＢ及びデータ出力バッファＯ
Ｂに関する部分について説明を追加する。

【００６９】図１２及び図１３において、ダイナミック
型ＲＡＭのデータ入力バッファＩＢ及びデータ出力バッ
ファＯＢを構成するＰチャンネルＭＯＳＦＥＴＰ３は、
Ｐ型半導体基板ＰＳＵＢのＮ型ウェル領域ＮＷＥＬＬ３
内に形成された一対のＰ型拡散層Ｐ⁺ をそのソース及び
ドレインとする。これらのＰ型拡散層の間つまりチャネ
ルの上層には、所定厚の酸化膜をはさんでＭＯＳＦＥＴ
Ｐ３のゲートたるゲート層ＦＧが形成され、Ｎ型ウェル
領域ＮＷＥＬＬ３内には、さらにＭＯＳＦＥＴＰ３の基
板部となるＮ型ウェル領域ＮＷＥＬＬ３に対して電源電
圧ＶＣＣを供給するためのＮ型拡散層Ｎ⁺ が形成され
る。ＭＯＳＦＥＴＰ３のソースとなる一方のＰ型拡散層
Ｐ⁺ には、電源電圧ＶＣＣが供給される。

【００７０】一方、データ入力バッファＩＢ及びデータ
出力バッファＯＢを構成するＮチャンネルＭＯＳＦＥＴ
Ｎ３は、Ｐ型ウェル領域ＰＷＥＬＬ３内に形成された一
対のＮ型拡散層Ｎ⁺ をそのソース及びドレインとする。
これらのＮ型拡散層の間つまりチャネルの上層には、所
定厚の酸化膜をはさんでＭＯＳＦＥＴＮ３のゲートとな
るゲート層ＦＧが形成される。また、Ｐ型ウェル領域Ｐ
ＷＥＬＬ３内には、さらにＭＯＳＦＥＴＮ３の基板部と
なるＰ型ウェル領域ＰＷＥＬＬ３に接地電位ＶＳＳを基
板電圧として供給するためのＰ型拡散層Ｐ⁺ が形成され
る。ＭＯＳＦＥＴＮ３のソースとなる一方のＮ型拡散層
Ｎ⁺ には、やはり接地電位ＶＳＳが供給される。Ｐ型ウ
ェル領域ＰＷＥＬＬ３の外側には、さらにＰ型拡散層Ｐ
⁺ が形成され、やはり接地電位ＶＳＳが基板電圧として
供給される。

【００７１】つまり、この実施例では、インタフェース
回路たるデータ入力バッファＩＢ及びデータ出力バッフ
ァＯＢを構成するＭＯＳＦＥＴＰ３の基板部となるＰ型
ウェル領域ＰＷＥＬＬ３に、外部の電源装置から供給さ
れ充分に安定した電位の接地電位ＶＳＳが直接供給され
ることで、ダイナミック型ＲＡＭの特に外部装置との間
のインタフェース動作がさらに安定化されるものとな
る。

【００７２】図１４には、この発明が適用されたダイナ
ミック型ＲＡＭの各部を構成するＭＯＳＦＥＴの第４の
実施例の部分的な平面配置図が示され、図１５には、そ
の一実施例の部分的なＧ−Ｈ断面構造図が示されてい
る。なお、この実施例のダイナミック型ＲＡＭは前記図
１０及び図１１のダイナミック型ＲＡＭを基本的に踏襲
するものであるため、これと異なる部分についてのみ説
明を追加する。

【００７３】図１４及び図１５において、ダイナミック
型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７のＸアドレ
スデコーダＸＤつまりＸＤＬ及びＸＤＲを構成するＰチ
ャンネルＭＯＳＦＥＴＰ４は、Ｐ型半導体基板ＰＳＵＢ
のＮ型ウェル領域ＮＷＥＬＬ４内に形成された一対のＰ
型拡散層Ｐ⁺ をそのソース及びドレインとする。これら
のＰ型拡散層の間つまりチャネルの上層には、所定厚の
酸化膜をはさんでＭＯＳＦＥＴＰ４のゲートとなるゲー
ト層ＦＧが形成され、Ｎ型ウェル領域ＮＷＥＬＬ４内に
は、さらにＭＯＳＦＥＴＰ４の基板部となるＮ型ウェル
領域ＮＷＥＬＬ４に電源電圧ＶＣＣを基板電圧として供
給するためのＮ型拡散層Ｎ⁺ が形成される。ＭＯＳＦＥ
ＴＰ４のソースとなる一方のＰ型拡散層Ｐ⁺ には、内部
電圧発生回路ＶＧの降圧回路ＶＣＬＧから内部電圧ＶＣ
Ｌが供給される。

【００７４】一方、ＸアドレスデコーダＸＤを構成する
ＮチャンネルＭＯＳＦＥＴＮ４は、Ｐ型ウェル領域ＰＷ
ＥＬＬ４内に形成された一対のＮ型拡散層Ｎ⁺ をそのソ
ース及びドレインとする。これらのＮ型拡散層の間つま
りチャネルの上層には、所定厚の酸化膜をはさんでＭＯ
ＳＦＥＴＮ４のゲートとなるゲート層ＦＧが形成され
る。また、Ｐ型ウェル領域ＰＷＥＬＬ４内には、さらに
ＭＯＳＦＥＴＮ４の基板部となるＰ型ウェル領域ＰＷＥ
ＬＬ４に接地電位ＶＳＳを基板電圧として供給するため
のＰ型拡散層Ｐ⁺ が形成される。ＭＯＳＦＥＴＮ４のソ
ースとなる一方のＮ型拡散層Ｎ⁺ には、やはり接地電位
ＶＳＳが供給される。Ｎ型ウェル領域ＮＷＥＬＬ４の下
層ならびにＰ型ウェル領域ＰＷＥＬＬ４の下層及び周辺
には、比較的高濃度のウェル分離層ＤＷＥＬＬ１が形成
される。

【００７５】同様に、ダイナミック型ＲＡＭのメモリマ
ットＭＡＴ０〜ＭＡＴ７のセンスアンプＳＡを構成する
ＰチャンネルＭＯＳＦＥＴＰ２は、Ｐ型半導体基板ＰＳ
ＵＢのＮ型ウェル領域ＮＷＥＬＬ２内に形成された一対
のＰ型拡散層Ｐ⁺ をそのソース及びドレインとする。こ
れらのＰ型拡散層の間つまりチャネルの上層には、ＭＯ
ＳＦＥＴＰ２のゲートたるゲート層ＦＧが形成され、Ｎ
型ウェル領域ＮＷＥＬＬ２内には、さらにＭＯＳＦＥＴ
Ｐ２の基板部となるＮ型ウェル領域ＮＷＥＬＬ２に対し
て基板電圧ＶＣＬＢを供給するためのＮ型拡散層Ｎ⁺ が
形成される。ＭＯＳＦＥＴＰ２のソースとなる一方のＰ
型拡散層Ｐ⁺ には、内部電圧発生回路ＶＧの降圧回路Ｖ
ＣＬＧから内部電圧ＶＣＬが供給される。

【００７６】一方、各メモリマットのセンスアンプＳＡ
を構成するＮチャンネルＭＯＳＦＥＴＮ２は、Ｐ型ウェ
ル領域ＰＷＥＬＬ２内に形成された一対のＮ型拡散層Ｎ
⁺ をそのソース及びドレインとする。これらのＮ型拡散
層の間つまりチャネルの上層には、所定厚の酸化膜をは
さんでＭＯＳＦＥＴＮ２のゲートとなるゲート層ＦＧが
形成される。また、Ｐ型ウェル領域ＰＷＥＬＬ２内に
は、さらにＭＯＳＦＥＴＮ２の基板部となるＰ型ウェル
領域ＰＷＥＬＬ２に基板電圧ＶＳＳＢ１を供給するため
のＰ型拡散層Ｐ⁺ が形成される。ＭＯＳＦＥＴＮ２のソ
ースとなる一方のＮ型拡散層Ｎ⁺ には、接地電位ＶＳＳ
が供給される。また、Ｎ型ウェル領域ＮＷＥＬＬ２の下
層ならびにＰ型ウェル領域ＰＷＥＬＬ２の下層及び周辺
には、比較的高濃度のウェル分離層ＤＷＥＬＬ２が形成
される。

【００７７】次に、ダイナミック型ＲＡＭのデータ入力
バッファＩＢ及びデータ出力バッファＯＢを構成するＰ
チャンネルＭＯＳＦＥＴＰ３は、Ｐ型半導体基板ＰＳＵ
ＢのＮ型ウェル領域ＮＷＥＬＬ３内に形成された一対の
Ｐ型拡散層Ｐ⁺ をそのソース及びドレインとする。これ
らのＰ型拡散層の間つまりチャネルの上層には、所定厚
の酸化膜をはさんでＭＯＳＦＥＴＰ３のゲートたるゲー
ト層ＦＧが形成され、Ｎ型ウェル領域ＮＷＥＬＬ３内に
は、さらにＭＯＳＦＥＴＰ３の基板部となるＮ型ウェル
領域ＮＷＥＬＬ３に対して電源電圧ＶＣＣを基板電圧と
して供給するためのＮ型拡散層Ｎ⁺ が形成される。ＭＯ
ＳＦＥＴＰ３のソースとなる一方のＰ型拡散層Ｐ⁺ に
は、電源電圧ＶＣＣが供給される。

【００７８】一方、データ入力バッファＩＢ及びデータ
出力バッファＯＢを構成するＮチャンネルＭＯＳＦＥＴ
Ｎ３は、Ｐ型ウェル領域ＰＷＥＬＬ３内に形成された一
対のＮ型拡散層Ｎ⁺ をそのソース及びドレインとする。
これらのＮ型拡散層の間つまりチャネルの上層には、所
定厚の酸化膜をはさんでＭＯＳＦＥＴＮ３のゲートとな
るゲート層ＦＧが形成される。また、Ｐ型ウェル領域Ｐ
ＷＥＬＬ３内には、さらにＭＯＳＦＥＴＮ３の基板部た
るＰ型ウェル領域ＰＷＥＬＬ３に接地電位ＶＳＳを基板
電圧として供給するためのＰ型拡散層Ｐ⁺ が形成され
る。ＭＯＳＦＥＴＮ３のソースとなる一方のＮ型拡散層
Ｎ⁺ には、接地電位ＶＳＳが供給される。また、Ｎ型ウ
ェル領域ＮＷＥＬＬ３の下層ならびにＰ型ウェル領域Ｐ
ＷＥＬＬ３の下層及び周辺には、ウェル分離層ＤＷＥＬ
Ｌ３が形成される。

【００７９】この実施例において、メモリアレイＡＲＹ
つまりＡＲＹＬ及びＡＲＹＲを構成するダイナミック型
メモリセルのアドレス選択ＭＯＳＦＥＴとなるＮチャン
ネルＭＯＳＦＥＴＮ５は、Ｐ型ウェル領域ＰＷＥＬＬ５
内に形成された一対のＮ型拡散層Ｎ⁺ をそのソース及び
ドレインとする。これらのＮ型拡散層の間つまりチャネ
ルの上層には、所定厚の酸化膜をはさんでＭＯＳＦＥＴ
Ｎ５のゲートとなるゲート層ＦＧが形成される。また、
Ｐ型ウェル領域ＰＷＥＬＬ５内には、さらにＭＯＳＦＥ
ＴＮ５の基板部たるＰ型ウェル領域ＰＷＥＬＬ５に基板
電圧ＶＳＳＢ２を供給するためのＰ型拡散層Ｐ⁺ が形成
される。ＭＯＳＦＥＴＮ５のソースとなる一方のＮ型拡
散層Ｎ⁺ は、図示されない相補ビット線の非反転又は反
転信号線に結合され、他方のＮ型拡散層Ｎ⁺ は、図示さ
れない情報蓄積キャパシタの一方の電極に結合される。
また、ＭＯＳＦＥＴＮ５のゲートたるゲート層ＦＧは、
対応するワード線ＷＬに結合される。Ｐ型ウェル領域Ｐ
ＷＥＬＬ５の外側にはＰ型拡散層Ｐ⁺ が形成され、内部
電圧発生回路ＶＧの基板電圧発生回路ＶＳＳＢ２Ｇから
半導体基板ＰＳＵＢに対して基板電圧ＶＳＳＢ２が供給
される。

【００８０】つまり、この実施例では、データ入力バッ
ファＩＢ及びデータ出力バッファＯＢのＭＯＳＦＥＴＰ
３及びＮ３が形成されるＮ型ウェル領域ＮＷＥＬＬ３の
下層ならびにＰ型ウェル領域ＰＷＥＬＬ３の下層及び周
辺にウェル分離層ＤＷＥＬＬ３が形成され、これらのウ
ェル領域の基板電圧として電源電圧ＶＣＣ及び接地電位
ＶＳＳがそれぞれ供給されるとともに、メモリアレイＡ
ＲＹのメモリセルを構成するアドレス選択ＭＯＳＦＥＴ
Ｎ５の基板部にＰ型半導体基板ＰＳＵＢと同じ基板電圧
ＶＳＳＢ２が供給される。これにより、上記実施例と同
様な効果を得つつ、メモリセルの情報保持特性を安定化
し、ダイナミック型ＲＡＭのリフレッシュ特性を安定化
することができるものとなる。

【００８１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＭＯＳＦＥＴを基本素子とするダイナミック型Ｒ
ＡＭ等において、ＭＯＳＦＥＴの基板部に供給される基
板電圧の電位を、高温環境下では選択的にその絶対値を
大きくして深くし、低温環境下では選択的にその絶対値
を小さくして浅くすることで、ＭＯＳＦＥＴの基板電圧
の電位を、周辺温度に応じて最適化することができると
いう効果が得られる。 （２）上記（１）項により、高温環境下ではダイナミッ
ク型ＲＡＭ等の各部を構成するＭＯＳＦＥＴのしきい値
電圧の低下を抑えてその動作電流を小さくし、低温環境
下では各部を構成するＭＯＳＦＥＴのしきい値電圧の上
昇を抑えてその動作速度が遅くなるのを防止できるとい
う効果が得られる。

【００８２】（３）上記（１）項及び（２）項におい
て、ダイナミック型ＲＡＭ等の各部を構成するＭＯＳＦ
ＥＴの基板部を回路ごとに分離し、温度環境の変化にと
もなう基板電圧の電位制御を回路ごとに独立して行い、
あるいは電位制御を行わないことで、ＭＯＳＦＥＴの基
板電圧の電位を、各回路の動作特性に応じてそれぞれ最
適化することができるという効果が得られる。 （４）上記（１）項ないし（３）項により、高温環境下
及び低温環境下における消費電力を安定的に低減し、ダ
イナミック型ＲＡＭ等のアクティブ時及びスタンバイ時
の特に高温時における低消費電力化を図ることができる
とともに、ＭＯＳＦＥＴの動作速度を安定的に速め、ダ
イナミック型ＲＡＭ等の特に低温時における動作を高速
化することができるという効果が得られる。

【００８３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリマットを備えることができるし、各メモリマット
のメモリアレイＡＲＹＬ及びＡＲＹＲは、その周辺部を
含めて複数のサブメモリアレイに分割することができ
る。ダイナミック型ＲＡＭは、×１又は×１６ビット
等、任意のビット線構成をとりうるし、特にシェアドセ
ンス方式をとることを必須条件ともしない。Ｙアドレス
デコーダＹＤは、すべて又は所定数のメモリマットに共
通に設けてもよい。ダイナミック型ＲＡＭは、任意のブ
ロック構成をとりうるし、起動制御信号の組み合わせ及
び名称や電源電圧，内部電圧，基板電圧の種類，極性，
絶対値等は、種々の実施形態をとりうる。

【００８４】図２において、内部電圧発生回路ＶＧのブ
ロック構成は、この実施例による制約を受けない。図３
において、基板電圧発生回路ＶＳＳＢＧは、例えば異な
る供給能力を有しその一方のみがレベル検出回路ＬＶＣ
の出力信号たるレベル制御信号ＬＣに従って選択的に動
作状態とされる２個のチャージポンプ回路を含むことが
できるし、チャージポンプ回路ＣＰの具体的回路構成及
びＭＯＳＦＥＴの導電型等も、種々の実施形態をとりう
る。図４において、基板電圧発生回路ＶＳＳＢＧの対温
度特性はほんの一例であり、本発明の主旨に影響を与え
ない。図６及び図７ならびに図１０ないし図１５におい
て、ＭＯＳＦＥＴ等の具体的な平面配置及び断面構造は
特に限定されないし、基板部となるウェル領域の形状や
基板電圧の組み合わせ等も種々の実施形態をとりうる。
前記したように、ウェル領域と半導体基板との間が電気
的に分離されない場合、このウェル領域に半導体基板と
同一の基板電圧を供給するための拡散層は形成しなくて
もよい。ダイナミック型ＲＡＭは、基板電圧によるＭＯ
ＳＦＥＴのしきい値電圧の制御に加えて、ＳＣＲＣ（サ
ブスレッショルド低減回路）方式をとることができる。

【００８５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様な基板電
圧発生回路を備える他の各種メモリ集積回路装置やこれ
を内蔵するマイクロコンピュータ等の論理集積回路装置
にも適用できる。この発明は、少なくとも基板電圧を必
要とする半導体集積回路装置ならびにこれを含む装置又
はシステムに広く適用できる。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、ＭＯＳＦＥＴを基本素子とす
るダイナミック型ＲＡＭ等において、ＭＯＳＦＥＴの基
板部に供給される基板電圧の電位を、高温環境下では選
択的にその絶対値を大きくして深くし、低温環境下では
選択的にその絶対値を小さくして浅くする。また、ＭＯ
ＳＦＥＴの基板部が回路ごとに分離される場合、温度環
境の変化にともなう基板電圧の電位制御を回路ごとに独
立して行い、例えばメモリアレイや入出力回路に対する
電位制御は行わない。これにより、ＭＯＳＦＥＴの基板
電圧の電位を、周辺温度に応じてしかも回路ごとに最適
化することができるため、高温環境下ではＭＯＳＦＥＴ
のしきい値電圧の低下を抑えてその動作電流を小さく
し、低温環境下ではＭＯＳＦＥＴのしきい値電圧の上昇
を抑えてその動作速度が遅くなるのを防止できる。この
結果、高温環境下及び低温環境下における消費電力を安
定的に低減し、ダイナミック型ＲＡＭ等のアクティブ時
及びスタンバイ時の特に高温時における低消費電力化を
図ることができるとともに、ＭＯＳＦＥＴの動作速度を
安定的に速め、ダイナミック型ＲＡＭ等の特に低温時の
動作を高速化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれる内部電
圧発生回路の一実施例を示すブロック図である。

【図３】図２の内部電圧発生回路に含まれる基板電圧発
生回路ＶＳＳＢＧの一実施例を示す回路図である。

【図４】図３の基板電圧発生回路ＶＳＳＢＧの一実施例
を示す対温度特性図である。

【図５】図１のダイナミック型ＲＡＭの内部電圧及び基
板電圧供給経路の一実施例を示す接続図である。

【図６】図１のダイナミック型ＲＡＭの各部を構成する
ＭＯＳＦＥＴの第１の実施例を示す部分的な平面配置図
である。

【図７】図１のダイナミック型ＲＡＭの各部を構成する
ＭＯＳＦＥＴの第１の実施例を示す部分的なＡ−Ｂ断面
構造図である。

【図８】ＭＯＳＦＥＴのしきい値電圧の一般的な対温度
特性図である。

【図９】ＭＯＳＦＥＴのしきい値電圧の一般的な対基板
電圧特性図である。

【図１０】この発明が適用されたダイナミック型ＲＡＭ
の各部を構成するＭＯＳＦＥＴの第２の実施例を示す部
分的な平面配置図である。

【図１１】この発明が適用されたダイナミック型ＲＡＭ
の各部を構成するＭＯＳＦＥＴの第２の実施例を示す部
分的なＣ−Ｄ断面構造図である。

【図１２】この発明が適用されたダイナミック型ＲＡＭ
の各部を構成するＭＯＳＦＥＴの第３の実施例を示す部
分的な平面配置図である。

【図１３】この発明が適用されたダイナミック型ＲＡＭ
の各部を構成するＭＯＳＦＥＴの第３の実施例を示す部
分的なＥ−Ｆ断面構造図である。

【図１４】この発明が適用されたダイナミック型ＲＡＭ
の各部を構成するＭＯＳＦＥＴの第４の実施例を示す部
分的な平面配置図である。

【図１５】この発明が適用されたダイナミック型ＲＡＭ
の各部を構成するＭＯＳＦＥＴの第４の実施例を示す部
分的なＧ−Ｈ断面構造図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ７……メモリマット、ＡＲＹ，ＡＲＹ
Ｌ，ＡＲＹＲ……メモリアレイ、ＷＤ，ＷＤＬ，ＷＤＲ
……ワード線駆動回路、ＸＤ，ＸＤＬ，ＸＤＲ……Ｘア
ドレスデコーダ、ＸＢ……Ｘアドレスバッファ、ＳＡ…
…センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ…
…Ｙアドレスバッファ、ＣＤ＊……相補共通データ線、
ＷＡ……ライトアンプ、ＭＡ……メインアンプ、ＷＤＢ
０〜ＷＤＢ７……書き込みデータバス、ＲＤＢ０〜ＲＤ
Ｂ７……読み出しデータバス、ＩＢ……データ入力バッ
ファ、ＯＢ……データ出力バッファ、ＴＧ……タイミン
グ発生回路、ＶＧ……内部電圧発生回路、Ｄ０〜Ｄ７…
…入力又は出力データあるいはその入出力端子、ＲＡＳ
Ｂ……ロウアドレスストローブ信号又はその入力端子、
ＣＡＳＢ……カラムアドレスストローブ信号又はその入
力端子、ＷＥＢ……ライトイネーブル信号又はその入力
端子、Ａ０〜Ａｉ……アドレス入力端子、ＶＣＣ……電
源電圧又はその供給端子、ＶＳＳ……接地電位又はその
供給端子、ＶＰＰ，ＶＣＬ，ＶＣＬ１〜ＶＣＬ２……内
部電圧、ＶＰＰＢ，ＶＣＬＢ，ＶＣＬＢ１〜ＶＣＬＢ
２，ＶＳＳＢ，ＶＳＳＢ１〜ＶＳＳＢ２……基板電圧。
ＶＰＰＧ……昇圧回路、ＶＣＬＧ，ＶＣＬ１Ｇ〜ＶＣＬ
２Ｇ……降圧回路、ＶＰＰＢＧ，ＶＣＬＢＧ，ＶＳＳＢ
Ｇ，ＶＣＬ１ＢＧ〜ＶＣＬ２ＢＧ，ＶＳＳＢ１Ｇ〜ＶＳ
ＳＢ３Ｇ……基板電圧発生回路、ＢＵＦ０〜ＢＵＦ５…
…出力回路。ＯＳＣ……発振回路、ＬＶＣ……レベル検
出回路、ＴＣ……温度補償回路、ＣＰ……チャージポン
プ回路、Ｃ１……ポンプ容量、Ｖ１……インバータ、Ｎ
Ａ１……ナンド（ＮＡＮＤ）ゲート。Ｐ１〜Ｐ４……Ｐ
チャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ５，Ｎ１１〜Ｎ１２
……ＮチャンネルＭＯＳＦＥＴ。ＰＳＵＢ……Ｐ型半導
体基板、ＰＷＥＬＬ１〜ＰＷＥＬＬ５……Ｐ型ウェル領
域、ＮＷＥＬＬ１〜ＮＷＥＬＬ４……Ｎ型ウェル領域、
Ｐ⁺ ……Ｐ型拡散層、Ｎ ⁺ ……Ｎ型拡散層、ＦＧ……ゲ
ート層。Ｖｔｈ……ＭＯＳＦＥＴのしきい値電圧。……
基板電圧、……基板電圧発生回路。ＤＷＥＬＬ１〜ＤＷ
ＥＬＬ３……Ｎ型ウェル分離層。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳＦＥＴを含む内部回路を具備し、
   かつ、所定の内部回路を構成する上記ＭＯＳＦＥＴの基
   板部に供給される基板電圧が、比較的低い温度環境では
   選択的に浅くされ、比較的高い温度環境では選択的に深
   くされることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記内部回路は、Ｐチャンネル型又はＮチャンネル型の
   上記ＭＯＳＦＥＴを含むものであって、 上記基板電圧は、 Ｐチャンネル型の上記ＭＯＳＦＥＴの実質的なソース電
   位より所定値だけ高い電位とされる正電位の基板電圧、
   又は、 Ｎチャンネル型の上記ＭＯＳＦＥＴの実質的なソース電
   位より所定値だけ低い電位とされる負電位の基板電圧を
   含むものであることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記基板部は、 上記半導体集積回路装置の形成基体となる半導体基板
   と、 上記半導体基板面上に形成されかつ所定のウェル分離層
   により実質独立して形成される複数のウェル領域とを含
   むものであって、 上記半導体基板又はウェル領域に供給される基板電圧の
   電位は、所定の組み合わせで異なる値とされるものであ
   ることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記半導体基板又はウェル領域に供給される基板電圧の
   電位は、 その一部が上記温度環境の変化による制御を受けるもの
   とされ、 その他の一部が上記温度環境の変化による制御を受けな
   いものとされることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体集積回路装置は、ダイナミック型ＲＡＭであ
   って、 その電位が上記温度環境の変化による制御を受ける基板
   電圧は、上記ダイナミック型ＲＡＭのセンスアンプ又は
   アドレスデコーダを含む周辺回路に対するものであり、
   その電位が上記温度環境の変化による制御を受けない基
   板電圧は、上記ダイナミック型ＲＡＭのメモリアレイあ
   るいは入力バッファ又は出力バッファに対するものであ
   ることを特徴とする半導体集積回路装置。