JP2756437B2 - 半導体メモリ装置のリストア回路及びその構造 - Google Patents
半導体メモリ装置のリストア回路及びその構造Info
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Description
【産業上の利用分野】本発明は半導体メモリ装置におい
て、内部電源電圧及び外部電源電圧を用い感知増幅機に
リストア（Ｒｅｓｔｏｒｅ）電圧を供給するリストア回
路に関し、特に製造工程の増加及び駆動能力の低下なく
外部電源電圧の変化に対し安定的なリストア電圧を発生
することができる半導体メモリ装置のリストア回路に関
する。
て、内部電源電圧及び外部電源電圧を用い感知増幅機に
リストア（Ｒｅｓｔｏｒｅ）電圧を供給するリストア回
路に関し、特に製造工程の増加及び駆動能力の低下なく
外部電源電圧の変化に対し安定的なリストア電圧を発生
することができる半導体メモリ装置のリストア回路に関
する。
【従来の技術】通常のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような半導
体メモリ装置は、外部の電源装置からの外部電源電圧
（Ｖｅｘｔ）と内部の電圧降下機からの内部電源電圧
（Ｖｅｎｔ）を用いて高電位のリストア電圧を発生する
リストア回路を備える。前記リストア回路は前記リスト
ア電圧を感知増幅機に供給し、感知増幅機にてビットラ
インを介し伝送されるデータ信号を感知及び増幅するよ
うにする。これのため、従来のリストア回路はバイアス
電極を前記外部電源電圧（Ｖｅｘｔ）に共通に接続した
二つのＰＭＯＳトランジスタ、又はバイアス電極を前記
内部電源電圧（Ｖｉｎｔ）及び外部電源電圧（Ｖｅｘ
ｔ）にそれぞれ接続した二つのＰＭＯＳトランジスタを
備える。しかし、前記バイアス電極を前記外部電源電圧
（Ｖｅｘｔ）に共通に接続した二つのＰＭＯＳトランジ
スタで構成された従来のリストア回路は、外部電源電圧
（Ｖｅｘｔ）のオーバシュート（Ｏｖｅｒ−Ｓｈｏｏ
ｔ）により駆動能力が低下する問題点を有している。一
方、バイアス電極を前記内部電源電圧（Ｖｉｎｔ）及び
外部電源電圧（ｖｅｘｔ）にそれぞれ接続した二つのＰ
ＭＯＳトランジスタで現わされた従来のリストア回路
は、ラッチアップ現象を防止するため追加の製造工程を
必要とする問題点を有していた。前記の問題点等を添付
した図面を参照して考察してみる。図１を参照すると、
第１入力ライン（１１）からのパルス形態の第１制御信
号を自らのゲート側に入力する第１ＰＭＯＳトランジス
タ（Ｑ１）と、第２入力ライン（１２）からの第２制御
信号を自らのゲート側に入力する第２ＰＭＯＳトランジ
スタ（Ｑ２）とを備える。前記第１ＰＭＯＳトランジス
タ（Ｑ１）は外部電源電圧源（Ｖｅｘｔ）に接続された
ソース及びバイアス電極と感知増機（図示せず）にまで
続く出力ライン（１３）に接続されたドレインを有す
る。前記第１ＰＭＯＳトランジスタ（Ｑ１）は前記第１
入力ライン（１１）から自らのゲート側に印加する前記
第１制御信号のロー論理のパルスにより、前記出力ライ
ン（１３）上のフリーチャージ電位（Ｖｉｎｔ／２）の
リストア電圧が内部電源電圧（Ｖｉｎｔ）の電位まで速
やかに上昇する時までの期間の間、ターンオンされ前記
出力ライン（１３）上のリストア電圧が前記内部電源電
圧（Ｖｉｎｔ）の電位以上に変動することを抑制する。
一方、前記第２ＰＭＯＳトランジスタ（Ｑ２）は前記内
部電源電圧源（Ｖｉｎｔ）に接続されたソース、前記外
部電源電圧源（Ｖｅｘｔ）に接続されたバイアス電極、
及び前記出力ライン（１３）に接続されたドレインを備
える。また、前記第２ＰＭＯＳトランジスタ（Ｑ２）は
前記第２入力ライン（１２）から自らのゲート側に印加
するロー論理の制御信号により、前記内部電源電圧（Ｖ
ｉｎｔ）を前記出力ライン（１３）側に伝送して前記出
力ライン（１３）上のリストア電極を前記内部電源電圧
（Ｖｉｎｔ）の電位で維持させる。前記第２ＰＭＯＳト
ランジスタ（Ｑ２）は前記第１ＰＭＯＳトランジスタ
（Ｑ１）がターンオン（Ｔｕｒｎ−Ｏｎ）され始めた時
から前記ＰＭＯＳトランジスタ（Ｑ１）がターンオフ
（Ｔｕｒｎ−Ｏｆｆ）された後、前記第２制御信号がハ
イ論理で変化される時までターンオンされる。図２は、
図１に示した従来の半尊体メモリ装置のリストア回路の
構造を説明する半導体装置の断面を示す。図２におい
て、前記半導体装置は半導体基板（２０）の上層部に形
成されたＮ型ウェル（Ｗｅｌｌ，２１）を備える。前記
Ｎ型ウェル（２１）には第１乃至第４Ｐ＋型不純物領域
（２２乃至２５）とＮ＋型不純物領域（２６）が形成さ
れている。さらに、前記第１及び第２Ｐ＋型不純物領域
（２２、２３）の間にあるチャネル領域の上部には第１
ゲート電極（２７）が形成され、前記第３及び第４Ｐ＋
型不純物領域（２４、２５）の間にあるチャネル領域の
上部には第２ゲート電極（２８）が形成される。記記第
１及び第２Ｐ＋型不純物領域（２２、２３）はソース及
びドレイン領域で前記第１ゲート電極（２７）と共に第
１ＰＭＯＳトランジスタ（Ｑ１）を形成する。さらに、
前記第３及び第４Ｐ＋型不純物領域（２４、２５）はド
レイン及びソース領域で前記第２ゲート電極（２８）と
共に前記第２ＰＭＯＳトランジスタ（Ｑ２）を形成す
る。前記Ｎ＋型不純物領域（２６）は前記第１及び第２
ＰＭＯＳトランジスタ（Ｑ１、Ｑ２）のバイアス電極を
形成するものであり、前記Ｎ＋型ウェル（２１）の導電
特性を向上させるため高濃度の不純物を注入したウェル
ピックアップ（ＷｅｌｌＰｉｃｋ−Ｕｐ）領域である。
前記Ｎ＋型不純物領域（２６）は前記第１Ｐ＋型不純物
領域（２２）と共に前記外部電源電圧源（Ｖｅｘｔ）に
共通に接続され、第２及び第３Ｐ＋型不純物領域（２
３、２４）は前記出力ライン（１３）を介して感知増幅
機に接続される。さらに、第４Ｐ＋型不純物領域（２
５）は前記内部電源電圧源（Ｖｉｎｔ）に接続され、前
記第１及び第２ゲート電極（２７、２８）は前記第１及
び第２入力ライン（１１、１２）にそれぞれ接続され
る。図１及び図２に示した従来のリストア回路は、前記
外部電源電圧（Ｖｅｘｔ）が変動しても前記出力ライン
（１３）上のリストア電圧を前記内部電源電圧（Ｖｉｎ
ｔ）の電位で一定に維持させることができるが、前記外
部電源電圧（Ｖｅｘｔ）が高まる場合、バイアス電極の
電圧の増加のため第２ＰＭＯＳトランジスタ（Ｑ２）の
駆動能力が低下する。前記第２ＰＭＯＳトランジスタ
（Ｑ２）の駆動能力の低下のため、従来のリストア回路
はビットライン上のロー論理をハイ論理に変化させる感
知増幅機のライト（Ｗｒｉｔｅ）動作を弱くする短所を
有している。図１に示した従来のリストア回路の問題点
を解消するため図３のようなリストア回路が提案され
た。図３のリストア回路は、第１入力ライン（３１）か
らパルス形態の第１制御信号を自らのゲート側に入力す
る第１ＰＭＯＳトランジスタ（Ｑ３）と、第２入力ライ
ン（３２）からの第２制御信号を自らのゲート側に入力
する第２ＰＭＯＳトランジスタ（Ｑ４）で構成される。
前記第１ＰＭＯＳトランジスタ（Ｑ３）は外部電源電圧
源（Ｖｅｘｔ）に接続されたソース及びバイアス電極と
感知増幅機（図示せず）にまで続く出力ライン（３３）
に接続されたドレインを有する。前記第１ＰＭＯＳトラ
ンジスタ（Ｑ３）は前記第１入力ライン（３１）から自
らのゲート側に印加する前記第１制御信号のロー論理の
パルスにより、前記出力ライン（３３）上のフリーチャ
ージ電位（Ｖｉｎｔ／２）であるリストア電圧が内部電
源電圧（Ｖｉｎｔ）の電位まで速やかに上昇するまでの
期間の間ターンオンされ、前記出力ライン（３３）上の
リストア電圧が前記内部電源電圧（Ｖｉｎｔ）の電位以
上に変動することを抑制する。一方、前記第２ＰＭＯＳ
トランジスタ（Ｑ４）は前記内部電源電圧源（Ｖｉｎ
ｔ）に接続されたソース及びバイアス電極、及び前記出
力ライン（３３）に接続されたドレインを備える。ま
た、前記第２ＰＭＯＳトランジスタ（Ｑ４）は前記第２
入力ライン（３２）から自らのゲート側に印加されるロ
ー論理の制御信号により、前記内部電源電圧（Ｖｉｎ
ｔ）を前記出力ライン（３３）側に伝送して前記出力ラ
イン（３３）上のリストア電圧を前記内部電源電圧（Ｖ
ｉｎｔ）の電位に維持させる。前記第２ＰＭＯＳトラン
ジスタ（Ｑ４）は前記第１ＰＭＯＳトランジスタ（Ｑ
３）がターンオン（Ｔｕｒｎ−Ｏｎ）され始めた時か
ら、前記第１ＰＭＯＳトランジスタ（Ｑ３）がターンオ
フ（Ｔｕｒｎ−Ｏｆｆ）された後、前記第２制御信号が
ハイ論理で変化する時までターンオンされる。図４は、
図３に示した従来の半導体メモリ装置のリストア回路の
構造を説明する半導体装置の断面を示す。図４におい
て、前記半導体装置は半導体基板（４０）の上部層に形
成された第１Ｎ型ウェル（Ｗｅｌｌ、４２）及びＰ型ウ
ェル（４１）を備える。前記第１Ｎ型ウェル（４２）に
は第１及び第２Ｐ＋型不純物領域（４４、４５）と第１
Ｎ＋型不純物領域（４６）が形成されている。さらに、
前記第１及び第２Ｐ＋型不純物領域（４４、４５）の間
のチャネル領域の上部には第１ゲート電極（５１）が形
成され、ソース及びドレイン領域である前記第１及び第
２Ｐ＋型不純物領域（４４、４５）と共に前記第１ＰＭ
ＯＳトランジスタ（Ｑ３）を形成する。また、前記半導
体装置は前記Ｐ型ウェル（４１）に形成された第２Ｎ型
ウェル（４３）及び第３Ｐ＋型不純物領域（４７）を追
加して備える。前記第２Ｎ型ウェル（４３）には第４及
び第５Ｐ十型不純物領域（４８、４９）と第２Ｎ＋型不
純物領域（５０）が形成されている。さらに、前記第４
及び第５Ｐ＋型不純物領域（４８、４９）の間のチャネ
ル領域の上部には第２ゲート電極（５２）が形成され、
ドレイン及びソース領域である前記第４及び第５Ｐ＋型
不純物領域（４８、４９）と共に前記第２ＰＭＯＳトラ
ンジスタ（Ｑ４）を形成する。前記第１及び第２Ｎ＋型
不純物領域（４６、５０）は、前記第１及び第２ＰＭＯ
Ｓトランジスタ（Ｑ１、Ｑ２）のバイアス電極を形成す
るもので、前記第１及び第２Ｎ＋型ウェル（４２、４
３）の導電特性を向上させるため高濃度の不純物を有す
るウェルピックアップ（Ｗｅｌｌ Ｐｉｃｋ−Ｕｐ）領
域である。前記第１Ｎ＋型不純物領域（４６）は前記第
１Ｐ＋型不純物領域（４４）と共に前記外部電源電圧源
（Ｖｅｘｔ）に共通に接続され、第２及び第４Ｐ＋型不
純物領域（４５、４８）は前記出力ライン（３３）を介
して感知増輻機に接続される。また、第５Ｐ＋型不純物
領域（４９）は前記第２Ｎ＋型不純物領域（５０）と共
に前記内部電源電圧源（Ｖｉｎｔ）に接続され、前記第
１及び第２ゲート電極（５１、５２）は前記第４及び第
２入力ライン（３１、３２）にそれぞれ接続される。終
りに、前記Ｐ型ウェル（４１）の導電特性を向上させる
ためのウェルピックアップ領域である前記第３Ｐ＋型不
純物領域（４７）は、前記Ｐ型ウェルは基底電圧源（Ｖ
ｓｓ）に接続され前記第２ＰＭＯＳトランジスタ（Ｑ
４）のラッチアップ現象を防化する。
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような半導
体メモリ装置は、外部の電源装置からの外部電源電圧
（Ｖｅｘｔ）と内部の電圧降下機からの内部電源電圧
（Ｖｅｎｔ）を用いて高電位のリストア電圧を発生する
リストア回路を備える。前記リストア回路は前記リスト
ア電圧を感知増幅機に供給し、感知増幅機にてビットラ
インを介し伝送されるデータ信号を感知及び増幅するよ
うにする。これのため、従来のリストア回路はバイアス
電極を前記外部電源電圧（Ｖｅｘｔ）に共通に接続した
二つのＰＭＯＳトランジスタ、又はバイアス電極を前記
内部電源電圧（Ｖｉｎｔ）及び外部電源電圧（Ｖｅｘ
ｔ）にそれぞれ接続した二つのＰＭＯＳトランジスタを
備える。しかし、前記バイアス電極を前記外部電源電圧
（Ｖｅｘｔ）に共通に接続した二つのＰＭＯＳトランジ
スタで構成された従来のリストア回路は、外部電源電圧
（Ｖｅｘｔ）のオーバシュート（Ｏｖｅｒ−Ｓｈｏｏ
ｔ）により駆動能力が低下する問題点を有している。一
方、バイアス電極を前記内部電源電圧（Ｖｉｎｔ）及び
外部電源電圧（ｖｅｘｔ）にそれぞれ接続した二つのＰ
ＭＯＳトランジスタで現わされた従来のリストア回路
は、ラッチアップ現象を防止するため追加の製造工程を
必要とする問題点を有していた。前記の問題点等を添付
した図面を参照して考察してみる。図１を参照すると、
第１入力ライン（１１）からのパルス形態の第１制御信
号を自らのゲート側に入力する第１ＰＭＯＳトランジス
タ（Ｑ１）と、第２入力ライン（１２）からの第２制御
信号を自らのゲート側に入力する第２ＰＭＯＳトランジ
スタ（Ｑ２）とを備える。前記第１ＰＭＯＳトランジス
タ（Ｑ１）は外部電源電圧源（Ｖｅｘｔ）に接続された
ソース及びバイアス電極と感知増機（図示せず）にまで
続く出力ライン（１３）に接続されたドレインを有す
る。前記第１ＰＭＯＳトランジスタ（Ｑ１）は前記第１
入力ライン（１１）から自らのゲート側に印加する前記
第１制御信号のロー論理のパルスにより、前記出力ライ
ン（１３）上のフリーチャージ電位（Ｖｉｎｔ／２）の
リストア電圧が内部電源電圧（Ｖｉｎｔ）の電位まで速
やかに上昇する時までの期間の間、ターンオンされ前記
出力ライン（１３）上のリストア電圧が前記内部電源電
圧（Ｖｉｎｔ）の電位以上に変動することを抑制する。
一方、前記第２ＰＭＯＳトランジスタ（Ｑ２）は前記内
部電源電圧源（Ｖｉｎｔ）に接続されたソース、前記外
部電源電圧源（Ｖｅｘｔ）に接続されたバイアス電極、
及び前記出力ライン（１３）に接続されたドレインを備
える。また、前記第２ＰＭＯＳトランジスタ（Ｑ２）は
前記第２入力ライン（１２）から自らのゲート側に印加
するロー論理の制御信号により、前記内部電源電圧（Ｖ
ｉｎｔ）を前記出力ライン（１３）側に伝送して前記出
力ライン（１３）上のリストア電極を前記内部電源電圧
（Ｖｉｎｔ）の電位で維持させる。前記第２ＰＭＯＳト
ランジスタ（Ｑ２）は前記第１ＰＭＯＳトランジスタ
（Ｑ１）がターンオン（Ｔｕｒｎ−Ｏｎ）され始めた時
から前記ＰＭＯＳトランジスタ（Ｑ１）がターンオフ
（Ｔｕｒｎ−Ｏｆｆ）された後、前記第２制御信号がハ
イ論理で変化される時までターンオンされる。図２は、
図１に示した従来の半尊体メモリ装置のリストア回路の
構造を説明する半導体装置の断面を示す。図２におい
て、前記半導体装置は半導体基板（２０）の上層部に形
成されたＮ型ウェル（Ｗｅｌｌ，２１）を備える。前記
Ｎ型ウェル（２１）には第１乃至第４Ｐ＋型不純物領域
（２２乃至２５）とＮ＋型不純物領域（２６）が形成さ
れている。さらに、前記第１及び第２Ｐ＋型不純物領域
（２２、２３）の間にあるチャネル領域の上部には第１
ゲート電極（２７）が形成され、前記第３及び第４Ｐ＋
型不純物領域（２４、２５）の間にあるチャネル領域の
上部には第２ゲート電極（２８）が形成される。記記第
１及び第２Ｐ＋型不純物領域（２２、２３）はソース及
びドレイン領域で前記第１ゲート電極（２７）と共に第
１ＰＭＯＳトランジスタ（Ｑ１）を形成する。さらに、
前記第３及び第４Ｐ＋型不純物領域（２４、２５）はド
レイン及びソース領域で前記第２ゲート電極（２８）と
共に前記第２ＰＭＯＳトランジスタ（Ｑ２）を形成す
る。前記Ｎ＋型不純物領域（２６）は前記第１及び第２
ＰＭＯＳトランジスタ（Ｑ１、Ｑ２）のバイアス電極を
形成するものであり、前記Ｎ＋型ウェル（２１）の導電
特性を向上させるため高濃度の不純物を注入したウェル
ピックアップ（ＷｅｌｌＰｉｃｋ−Ｕｐ）領域である。
前記Ｎ＋型不純物領域（２６）は前記第１Ｐ＋型不純物
領域（２２）と共に前記外部電源電圧源（Ｖｅｘｔ）に
共通に接続され、第２及び第３Ｐ＋型不純物領域（２
３、２４）は前記出力ライン（１３）を介して感知増幅
機に接続される。さらに、第４Ｐ＋型不純物領域（２
５）は前記内部電源電圧源（Ｖｉｎｔ）に接続され、前
記第１及び第２ゲート電極（２７、２８）は前記第１及
び第２入力ライン（１１、１２）にそれぞれ接続され
る。図１及び図２に示した従来のリストア回路は、前記
外部電源電圧（Ｖｅｘｔ）が変動しても前記出力ライン
（１３）上のリストア電圧を前記内部電源電圧（Ｖｉｎ
ｔ）の電位で一定に維持させることができるが、前記外
部電源電圧（Ｖｅｘｔ）が高まる場合、バイアス電極の
電圧の増加のため第２ＰＭＯＳトランジスタ（Ｑ２）の
駆動能力が低下する。前記第２ＰＭＯＳトランジスタ
（Ｑ２）の駆動能力の低下のため、従来のリストア回路
はビットライン上のロー論理をハイ論理に変化させる感
知増幅機のライト（Ｗｒｉｔｅ）動作を弱くする短所を
有している。図１に示した従来のリストア回路の問題点
を解消するため図３のようなリストア回路が提案され
た。図３のリストア回路は、第１入力ライン（３１）か
らパルス形態の第１制御信号を自らのゲート側に入力す
る第１ＰＭＯＳトランジスタ（Ｑ３）と、第２入力ライ
ン（３２）からの第２制御信号を自らのゲート側に入力
する第２ＰＭＯＳトランジスタ（Ｑ４）で構成される。
前記第１ＰＭＯＳトランジスタ（Ｑ３）は外部電源電圧
源（Ｖｅｘｔ）に接続されたソース及びバイアス電極と
感知増幅機（図示せず）にまで続く出力ライン（３３）
に接続されたドレインを有する。前記第１ＰＭＯＳトラ
ンジスタ（Ｑ３）は前記第１入力ライン（３１）から自
らのゲート側に印加する前記第１制御信号のロー論理の
パルスにより、前記出力ライン（３３）上のフリーチャ
ージ電位（Ｖｉｎｔ／２）であるリストア電圧が内部電
源電圧（Ｖｉｎｔ）の電位まで速やかに上昇するまでの
期間の間ターンオンされ、前記出力ライン（３３）上の
リストア電圧が前記内部電源電圧（Ｖｉｎｔ）の電位以
上に変動することを抑制する。一方、前記第２ＰＭＯＳ
トランジスタ（Ｑ４）は前記内部電源電圧源（Ｖｉｎ
ｔ）に接続されたソース及びバイアス電極、及び前記出
力ライン（３３）に接続されたドレインを備える。ま
た、前記第２ＰＭＯＳトランジスタ（Ｑ４）は前記第２
入力ライン（３２）から自らのゲート側に印加されるロ
ー論理の制御信号により、前記内部電源電圧（Ｖｉｎ
ｔ）を前記出力ライン（３３）側に伝送して前記出力ラ
イン（３３）上のリストア電圧を前記内部電源電圧（Ｖ
ｉｎｔ）の電位に維持させる。前記第２ＰＭＯＳトラン
ジスタ（Ｑ４）は前記第１ＰＭＯＳトランジスタ（Ｑ
３）がターンオン（Ｔｕｒｎ−Ｏｎ）され始めた時か
ら、前記第１ＰＭＯＳトランジスタ（Ｑ３）がターンオ
フ（Ｔｕｒｎ−Ｏｆｆ）された後、前記第２制御信号が
ハイ論理で変化する時までターンオンされる。図４は、
図３に示した従来の半導体メモリ装置のリストア回路の
構造を説明する半導体装置の断面を示す。図４におい
て、前記半導体装置は半導体基板（４０）の上部層に形
成された第１Ｎ型ウェル（Ｗｅｌｌ、４２）及びＰ型ウ
ェル（４１）を備える。前記第１Ｎ型ウェル（４２）に
は第１及び第２Ｐ＋型不純物領域（４４、４５）と第１
Ｎ＋型不純物領域（４６）が形成されている。さらに、
前記第１及び第２Ｐ＋型不純物領域（４４、４５）の間
のチャネル領域の上部には第１ゲート電極（５１）が形
成され、ソース及びドレイン領域である前記第１及び第
２Ｐ＋型不純物領域（４４、４５）と共に前記第１ＰＭ
ＯＳトランジスタ（Ｑ３）を形成する。また、前記半導
体装置は前記Ｐ型ウェル（４１）に形成された第２Ｎ型
ウェル（４３）及び第３Ｐ＋型不純物領域（４７）を追
加して備える。前記第２Ｎ型ウェル（４３）には第４及
び第５Ｐ十型不純物領域（４８、４９）と第２Ｎ＋型不
純物領域（５０）が形成されている。さらに、前記第４
及び第５Ｐ＋型不純物領域（４８、４９）の間のチャネ
ル領域の上部には第２ゲート電極（５２）が形成され、
ドレイン及びソース領域である前記第４及び第５Ｐ＋型
不純物領域（４８、４９）と共に前記第２ＰＭＯＳトラ
ンジスタ（Ｑ４）を形成する。前記第１及び第２Ｎ＋型
不純物領域（４６、５０）は、前記第１及び第２ＰＭＯ
Ｓトランジスタ（Ｑ１、Ｑ２）のバイアス電極を形成す
るもので、前記第１及び第２Ｎ＋型ウェル（４２、４
３）の導電特性を向上させるため高濃度の不純物を有す
るウェルピックアップ（Ｗｅｌｌ Ｐｉｃｋ−Ｕｐ）領
域である。前記第１Ｎ＋型不純物領域（４６）は前記第
１Ｐ＋型不純物領域（４４）と共に前記外部電源電圧源
（Ｖｅｘｔ）に共通に接続され、第２及び第４Ｐ＋型不
純物領域（４５、４８）は前記出力ライン（３３）を介
して感知増輻機に接続される。また、第５Ｐ＋型不純物
領域（４９）は前記第２Ｎ＋型不純物領域（５０）と共
に前記内部電源電圧源（Ｖｉｎｔ）に接続され、前記第
１及び第２ゲート電極（５１、５２）は前記第４及び第
２入力ライン（３１、３２）にそれぞれ接続される。終
りに、前記Ｐ型ウェル（４１）の導電特性を向上させる
ためのウェルピックアップ領域である前記第３Ｐ＋型不
純物領域（４７）は、前記Ｐ型ウェルは基底電圧源（Ｖ
ｓｓ）に接続され前記第２ＰＭＯＳトランジスタ（Ｑ
４）のラッチアップ現象を防化する。
【発明が解決しようとする課題】図３に示した従来のリ
ストア回路は、第１ＰＭＯＳトランジスタ（Ｑ３）を経
て出力ライン（３３）に供給される前記外部電源電圧
（Ｖｅｘｔ）が瞬時上昇する場合、内部電源電圧（Ｖｉ
ｎｔ）の電位＋ドレイン及びバイアス電極間のＰＮ接合
ターンオン電圧の電位以上の電位を有する出力ライン
（３３）上のリストア電圧が、前記内部電源電圧源（Ｖ
ｉｎｔ）側に伝送されるラッチアッブ現象を発生する問
題点を有することがある。前記ラッチアップ現象を防止
するため、図４のリストア回路は図３に示した従来のリ
ストア回路にＰ型ウェル（４１）を追加した。しかし、
ラッチアップ現象を防止するためのＰ型ウェル（４１）
を追加するためには製造工程が増加する問題点を有す
る。従って、本発明の目的は駆動能力の低下及び製造工
程の増加なく、外部電源電圧の変化に対し安定なリスト
ア電圧を発生することができる半導体メモリ装置のリス
トア回路及びその構造物を提供することにある。前記目
的達成のための本発明の半導体メモリ装置のリストア回
路は、第１入力ラインからパルス形態の第１制御信号を
入力するゲート、外部の電源電圧源に接続されたドレイ
ン及びバイアス電極と、感知増幅機にまで続く出力ライ
ンに接続されたドレインを有する第１ＰＭＯＳトランジ
スタと、第２入力ラインから論理信号形態の第２制御信
号を入力するゲート、内部電源電圧源に接続されたソー
ス、及び前記出力ラインに接続されたドレインを有する
第２ＰＭＯＳトランジスタと、前記出力ライン上の電圧
を前記第２ＰＭＯＳトランジスタのバイアス電極側に戻
す帰還手段とを備えたことを特徴とする。
ストア回路は、第１ＰＭＯＳトランジスタ（Ｑ３）を経
て出力ライン（３３）に供給される前記外部電源電圧
（Ｖｅｘｔ）が瞬時上昇する場合、内部電源電圧（Ｖｉ
ｎｔ）の電位＋ドレイン及びバイアス電極間のＰＮ接合
ターンオン電圧の電位以上の電位を有する出力ライン
（３３）上のリストア電圧が、前記内部電源電圧源（Ｖ
ｉｎｔ）側に伝送されるラッチアッブ現象を発生する問
題点を有することがある。前記ラッチアップ現象を防止
するため、図４のリストア回路は図３に示した従来のリ
ストア回路にＰ型ウェル（４１）を追加した。しかし、
ラッチアップ現象を防止するためのＰ型ウェル（４１）
を追加するためには製造工程が増加する問題点を有す
る。従って、本発明の目的は駆動能力の低下及び製造工
程の増加なく、外部電源電圧の変化に対し安定なリスト
ア電圧を発生することができる半導体メモリ装置のリス
トア回路及びその構造物を提供することにある。前記目
的達成のための本発明の半導体メモリ装置のリストア回
路は、第１入力ラインからパルス形態の第１制御信号を
入力するゲート、外部の電源電圧源に接続されたドレイ
ン及びバイアス電極と、感知増幅機にまで続く出力ライ
ンに接続されたドレインを有する第１ＰＭＯＳトランジ
スタと、第２入力ラインから論理信号形態の第２制御信
号を入力するゲート、内部電源電圧源に接続されたソー
ス、及び前記出力ラインに接続されたドレインを有する
第２ＰＭＯＳトランジスタと、前記出力ライン上の電圧
を前記第２ＰＭＯＳトランジスタのバイアス電極側に戻
す帰還手段とを備えたことを特徴とする。
【課題を解決するための手段】前記目的達成のための本
発明の半導体メモリ装置のリストア回路の構造物は、半
導体基板の上層部に形成された第１及び第２Ｎ型ウェル
と、前記第１Ｎ型ウェルに形成された第１及び第２Ｐ＋
型不純物領域と、前記第１及び第２Ｐ＋型不純物領域の
間のチャネル領域の上部に形成された第１ゲート電極
と、前記第２Ｎ型ウェルに形成された第３乃至第６Ｐ＋
型不純物領域と、前記第３乃至第５Ｐ＋型不純物領域等
の間のチャネル領域等の上部に形成された第２、第３ゲ
ート電極と、前記第１Ｐ＋型不純物領域及び前記第１Ｎ
型ウェルを外郎の電源電圧源に接続する第１配線と、前
記第２及び第３Ｐ＋型不純物領域と前記第３ゲート電極
を感知増幅機と接続する第２配線と、前記第４Ｐ＋型不
純物領域を前記内部電源電圧源に接続する第３配線と、
前記第５Ｐ＋型不純物領域を前記第２Ｎ型ウェルと接続
する第４配線と、パルス形態の第１制御信号及び論理信
号形態の第２制御信号が前記第１及び第２ゲート電極側
にそれぞれ印加されるようにする第５及び第６配線を備
えることを特徴とする。
発明の半導体メモリ装置のリストア回路の構造物は、半
導体基板の上層部に形成された第１及び第２Ｎ型ウェル
と、前記第１Ｎ型ウェルに形成された第１及び第２Ｐ＋
型不純物領域と、前記第１及び第２Ｐ＋型不純物領域の
間のチャネル領域の上部に形成された第１ゲート電極
と、前記第２Ｎ型ウェルに形成された第３乃至第６Ｐ＋
型不純物領域と、前記第３乃至第５Ｐ＋型不純物領域等
の間のチャネル領域等の上部に形成された第２、第３ゲ
ート電極と、前記第１Ｐ＋型不純物領域及び前記第１Ｎ
型ウェルを外郎の電源電圧源に接続する第１配線と、前
記第２及び第３Ｐ＋型不純物領域と前記第３ゲート電極
を感知増幅機と接続する第２配線と、前記第４Ｐ＋型不
純物領域を前記内部電源電圧源に接続する第３配線と、
前記第５Ｐ＋型不純物領域を前記第２Ｎ型ウェルと接続
する第４配線と、パルス形態の第１制御信号及び論理信
号形態の第２制御信号が前記第１及び第２ゲート電極側
にそれぞれ印加されるようにする第５及び第６配線を備
えることを特徴とする。
【実施例】上述した目的及び其の他の目的と本発明の特
徴及び利点は、添付図面と係る次の詳細な説明を介し一
層明らかになる。以下、本発明の実施例を添付図面を参
照して詳細に説明する。図５を参照すると、第１入力ラ
イン（６１）からのパルス形態の第１制御信号を自らの
ゲート側に入力する第１ＰＭＯＳトランジスタ（Ｑ５）
と、第２入力ライン（６３）からの第２制御信号を自ら
のゲート側に入力する第２ＰＭＯＳトランジスタ（Ｑ
６）とを備える本発明の実施例による半導体メモリ装置
のリストア回路が説明されている。前記第１ＰＭＯＳト
ランジスタ（Ｑ５）は外部電源電圧源（Ｖｅｘｔ）に接
続されたソース、及びバイアス電極と感知増幅械（６
２）にまで続く出力ライン（６５）に接続されたドレイ
ンを有する。前記第１ＰＭＯＳトランジスタ（Ｑ５）は
前記第１入力ライン（６１）から自らのゲート側に印加
する前記第１制御信号のロー論理のパルスにより、前記
出力ライン（６５）上のフリーチャージ電位（Ｖｉｎｔ
／２）のリストア電圧が内部電源電圧（Ｖｉｎｔ）の電
位まで速やかに上昇するまでの期間の間ターンオンさ
れ、前記出力ライン（６５）上のリストア電圧が前記内
部電源電圧（Ｖｉｎｔ）の電位以上に変動することを抑
制する。一方、前記第２ＰＭＯＳトランジスタ（Ｑ６）
は前記内部電源電圧源（Ｖｉｎｔ）に接続されたソー
ス、及び前記出力ライン（６５）に接続されたドレイン
を備える。また、前記第２ＰＭＯＳトランジスタ（Ｑ
６）は前記第２入力ライン（６３）から自らのゲート側
に印加するロー論理の制御信号により、前記内部電源電
圧（Ｖｉｎｔ）を前記出力ライン（６５）側に伝送して
前記出力ライン（６５）上のリストア電圧を前記内部電
源電圧（Ｖｉｈｔ）の電位に維持させる。前記第２ＰＭ
ＯＳトランジスタ（Ｑ６）は前記第１ＰＭＯＳトランジ
スタ（Ｑ５）がターンオン（Ｔｕｒｎ−Ｏｎ）され始め
た時から、前記第１ＰＭＯＳトランジスタ（Ｑ５）がタ
ーンオフ（Ｔｕｒｎ−Ｏｆｆ）された後、前記第２制御
信号がハイ諭理で変化する時までターンオンされる。
尚、前記リストア回路は前記第２ＰＭＯＳトランジスタ
（Ｑ６）のバイアス電極、前記内部電源電圧源（Ｖｉｎ
ｔ）及び前記出力ライン（６５）の間に接続された帰還
ループ（６０）を追加して備える。前記帰還ループ（６
０）は、前記第１及び第２制御信号が全てハイ論理を有
する待機モード（Ｓｔａｎｄ−ｂｙ）の場合、即ち前記
出力ライン（６５）上のリストア電圧がＶｉｎｔ／２の
電位を維持する時、前記内部電源電圧源（Ｖｉｎｔ）か
らの内部電源電圧を第４ＰＭＯＳトランジスタ（Ｑ３）
のソース及びドレインとノード（６７）を経て第２ＰＭ
ＯＳトランジスタ（Ｑ６）のバイアス電極に供給する。
さらに、前記帰還ループ（６０）は前記第１及び第２Ｐ
ＭＯＳトランジスタ（Ｑ５、Ｑ６）の動作中、前記外部
電源電圧（Ｖｅｘｔ）が増加する場合には前記出力ライ
ン（６５）上のリストア電圧を第３ＰＭＯＳトランジス
タ（Ｑ７）のソース及びドレインと前記ノード（６７）
を経て前記第２ＰＮＯＳトランジスタ（Ｑ６）のバイア
ス電極側に戻らせる。これのため、出力ライン（６５）
上のリストア電圧は前記外部電源電圧（Ｖｅｘｔ）が増
加しても前記内部電源電圧源（Ｖｉｎｔ）側にラッチア
ップされることが防止される。これは前記外部電源電圧
（Ｖｅｘｔ）の増加により前記出力ライン（６５）上の
前記リストア電圧が増加しても、前記第２ＰＭＯＳトラ
ンジスタ（Ｑ６）のドレイン及びバイアス電極の間には
電圧差が生じないためである。また、前記第２ＰＭＯＳ
トランジスタ（Ｑ６）のバイアス電極及びドレイン間の
電圧差が生じないため、第２ＰＭＯＳトランジスタ（Ｑ
６）の駆動能力及び感知増幅機（６２）の駆動能力は低
下されない。前記第３ＰＭＯＳトランジスタ（Ｑ７）は
自らのソース側に印加する前記出力ライン（６５）から
の前記リストア電圧が自らのゲートに印加する前記内部
電源電圧（Ｖｉｎｔ）より大きい場合ターンオンされ、
前記リストア電圧を自らのドイレン及び前記ノード（６
７）を経て第２ＰＭＯＳトランジスタ（Ｑ６）のバイア
ス電極側に伝送する。そして、前記第４ＰＭＯＳトラン
ジスタ（Ｑ８）は自らのゲートに印加する前記出力ライ
ン（６５）からの前記リストア電圧が自らのソースに印
加する前記内部電源電圧（Ｖｉｎｔ）より小さい場合タ
ーンオンされ、前記内部電源電圧（Ｖｉｎｔ）を自らの
ドレイン及び前記ノード（６７）を経て第２ＰＭＯＳト
ランジスタ（Ｑ６）のバイアス電極側に伝送する。図６
は、図５に示した本発明の実施例による半導体メモリ装
置のリストア回路の構造を説明する半導体装置の断面を
示す。図６において、前記半導体装置は半導体基板（７
０）の上層部に形成された第１及び第２Ｎ型ウェル（７
１、７２）を備える。前記第１Ｎ型ウェル（７１）には
第１及び第２Ｐ＋型不純物領域（７３、７４）と第１Ｎ
＋型不純物領域（７５）が形成されている。また、前記
第１及び第２Ｐ＋型不純物領域（７３、７４）の間のチ
ャネル領域の上部には第１ゲート電極（８１）が形成さ
れ、ソース及びドレイン領域である前記第１及び第２Ｐ
＋型不純物領域（７３、７４）と共に前記第１ＰＭＯＳ
トランジスタ（Ｑ５）を形成する。尚、前記半導体装置
は前記第２Ｎ型ウェル（７２）には第３乃至第６Ｐ＋型
不純物領域（７６乃至７９）と第２Ｎ＋型不純物領域
（８０）が形成されている。さらに、前記第３及び第６
Ｐ＋型不純物領域（７６乃至７９）等の間の三つのチャ
ネル領域の上部に第２及び第４ゲート電極（８２乃至ε
４）がそれぞれ形成される。前記第２ゲート電極（８
２）は前記ドレイン及びソース領域である第３及び第４
Ｐ＋型不純物領域（７６、７７）と共に第２ＰＭＯＳト
ランジスタ（Ｑ６）を形成し、前記第３ゲート電極（８
３）は前記ソース及びドレイン領域で作用する第４及び
第５Ｐ＋型不純物領域（７７、７８）と共に第４ＰＭＯ
Ｓトランジスタ（Ｑ８）を形成し、前記第４ゲート電極
（８４）は前記ドレイン及びソース領域で作用する第５
及び第６Ｐ＋型不純物領域（７８、７９）と共に第３Ｐ
ＭＯＳトランジスタ（Ｑ７）を形成する。前記第１及び
第２Ｎ＋型不純物領域（７５、８０）は、前記第１ＰＭ
ＯＳトランジスタ（Ｑ５）のバイアス電極と第２乃至第
４ＰＭＯＳトランジスタ（Ｑ６乃至Ｑ８）のバイアス電
極等をそれぞれ形成するもので、前記第１及び第２Ｎ＋
型ウェル（７１、７２）の導電特性を向上させるため高
濃度の不純物を有するウェルピックアップ（Ｗｅｌｌ
Ｐｉｃｋ−Ｕｐ）領城である。前記第１Ｐ＋型不純物領
域（７３）及び前記第１Ｎ＋型不純物領域（７５）は外
部の電源電圧源（Ｖｅｘｔ）に接続され、前記第２、第
３及び第６Ｐ＋型不純物領域（７４、７６、７９）と前
記第３ゲート電極（８３）は出力ライン（６５）により
感知増幅機（６２）に共通に接続される。前記第４Ｐ＋
型不純物領域（７７）及び第４ゲート電極（８４）は前
記内部電源電圧源（Ｖｉｎｔ）に接続され、前記第５Ｐ
＋型不純物領域（７８）は前記ノード（６７）により第
２Ｎ＋型不純物領域（８０）に接続される。前記パルス
形態の第１制御信号を入力することになった第１ゲート
電極（８１）は前記第１制御ライン（６１）に接続さ
れ、前記論理信号形態の第２制御信号を入力することに
なる前記第２ゲート電極（８２）は第２制御ライン（６
３）に接続される。終りに、前記第１及び第２Ｎ型ウェ
ル（７１、７２）は一回の工程により形成され、また、
第１乃至第６Ｐ＋型不純物領域（７３、７４、７６乃至
７９）も一回の工程により形成される。また、第１及び
第２Ｎ＋型不純物領域（７５、８０）と第１乃至第４ゲ
ート電極（８１乃至８４）もそれぞれ一回の工程により
形成される。
徴及び利点は、添付図面と係る次の詳細な説明を介し一
層明らかになる。以下、本発明の実施例を添付図面を参
照して詳細に説明する。図５を参照すると、第１入力ラ
イン（６１）からのパルス形態の第１制御信号を自らの
ゲート側に入力する第１ＰＭＯＳトランジスタ（Ｑ５）
と、第２入力ライン（６３）からの第２制御信号を自ら
のゲート側に入力する第２ＰＭＯＳトランジスタ（Ｑ
６）とを備える本発明の実施例による半導体メモリ装置
のリストア回路が説明されている。前記第１ＰＭＯＳト
ランジスタ（Ｑ５）は外部電源電圧源（Ｖｅｘｔ）に接
続されたソース、及びバイアス電極と感知増幅械（６
２）にまで続く出力ライン（６５）に接続されたドレイ
ンを有する。前記第１ＰＭＯＳトランジスタ（Ｑ５）は
前記第１入力ライン（６１）から自らのゲート側に印加
する前記第１制御信号のロー論理のパルスにより、前記
出力ライン（６５）上のフリーチャージ電位（Ｖｉｎｔ
／２）のリストア電圧が内部電源電圧（Ｖｉｎｔ）の電
位まで速やかに上昇するまでの期間の間ターンオンさ
れ、前記出力ライン（６５）上のリストア電圧が前記内
部電源電圧（Ｖｉｎｔ）の電位以上に変動することを抑
制する。一方、前記第２ＰＭＯＳトランジスタ（Ｑ６）
は前記内部電源電圧源（Ｖｉｎｔ）に接続されたソー
ス、及び前記出力ライン（６５）に接続されたドレイン
を備える。また、前記第２ＰＭＯＳトランジスタ（Ｑ
６）は前記第２入力ライン（６３）から自らのゲート側
に印加するロー論理の制御信号により、前記内部電源電
圧（Ｖｉｎｔ）を前記出力ライン（６５）側に伝送して
前記出力ライン（６５）上のリストア電圧を前記内部電
源電圧（Ｖｉｈｔ）の電位に維持させる。前記第２ＰＭ
ＯＳトランジスタ（Ｑ６）は前記第１ＰＭＯＳトランジ
スタ（Ｑ５）がターンオン（Ｔｕｒｎ−Ｏｎ）され始め
た時から、前記第１ＰＭＯＳトランジスタ（Ｑ５）がタ
ーンオフ（Ｔｕｒｎ−Ｏｆｆ）された後、前記第２制御
信号がハイ諭理で変化する時までターンオンされる。
尚、前記リストア回路は前記第２ＰＭＯＳトランジスタ
（Ｑ６）のバイアス電極、前記内部電源電圧源（Ｖｉｎ
ｔ）及び前記出力ライン（６５）の間に接続された帰還
ループ（６０）を追加して備える。前記帰還ループ（６
０）は、前記第１及び第２制御信号が全てハイ論理を有
する待機モード（Ｓｔａｎｄ−ｂｙ）の場合、即ち前記
出力ライン（６５）上のリストア電圧がＶｉｎｔ／２の
電位を維持する時、前記内部電源電圧源（Ｖｉｎｔ）か
らの内部電源電圧を第４ＰＭＯＳトランジスタ（Ｑ３）
のソース及びドレインとノード（６７）を経て第２ＰＭ
ＯＳトランジスタ（Ｑ６）のバイアス電極に供給する。
さらに、前記帰還ループ（６０）は前記第１及び第２Ｐ
ＭＯＳトランジスタ（Ｑ５、Ｑ６）の動作中、前記外部
電源電圧（Ｖｅｘｔ）が増加する場合には前記出力ライ
ン（６５）上のリストア電圧を第３ＰＭＯＳトランジス
タ（Ｑ７）のソース及びドレインと前記ノード（６７）
を経て前記第２ＰＮＯＳトランジスタ（Ｑ６）のバイア
ス電極側に戻らせる。これのため、出力ライン（６５）
上のリストア電圧は前記外部電源電圧（Ｖｅｘｔ）が増
加しても前記内部電源電圧源（Ｖｉｎｔ）側にラッチア
ップされることが防止される。これは前記外部電源電圧
（Ｖｅｘｔ）の増加により前記出力ライン（６５）上の
前記リストア電圧が増加しても、前記第２ＰＭＯＳトラ
ンジスタ（Ｑ６）のドレイン及びバイアス電極の間には
電圧差が生じないためである。また、前記第２ＰＭＯＳ
トランジスタ（Ｑ６）のバイアス電極及びドレイン間の
電圧差が生じないため、第２ＰＭＯＳトランジスタ（Ｑ
６）の駆動能力及び感知増幅機（６２）の駆動能力は低
下されない。前記第３ＰＭＯＳトランジスタ（Ｑ７）は
自らのソース側に印加する前記出力ライン（６５）から
の前記リストア電圧が自らのゲートに印加する前記内部
電源電圧（Ｖｉｎｔ）より大きい場合ターンオンされ、
前記リストア電圧を自らのドイレン及び前記ノード（６
７）を経て第２ＰＭＯＳトランジスタ（Ｑ６）のバイア
ス電極側に伝送する。そして、前記第４ＰＭＯＳトラン
ジスタ（Ｑ８）は自らのゲートに印加する前記出力ライ
ン（６５）からの前記リストア電圧が自らのソースに印
加する前記内部電源電圧（Ｖｉｎｔ）より小さい場合タ
ーンオンされ、前記内部電源電圧（Ｖｉｎｔ）を自らの
ドレイン及び前記ノード（６７）を経て第２ＰＭＯＳト
ランジスタ（Ｑ６）のバイアス電極側に伝送する。図６
は、図５に示した本発明の実施例による半導体メモリ装
置のリストア回路の構造を説明する半導体装置の断面を
示す。図６において、前記半導体装置は半導体基板（７
０）の上層部に形成された第１及び第２Ｎ型ウェル（７
１、７２）を備える。前記第１Ｎ型ウェル（７１）には
第１及び第２Ｐ＋型不純物領域（７３、７４）と第１Ｎ
＋型不純物領域（７５）が形成されている。また、前記
第１及び第２Ｐ＋型不純物領域（７３、７４）の間のチ
ャネル領域の上部には第１ゲート電極（８１）が形成さ
れ、ソース及びドレイン領域である前記第１及び第２Ｐ
＋型不純物領域（７３、７４）と共に前記第１ＰＭＯＳ
トランジスタ（Ｑ５）を形成する。尚、前記半導体装置
は前記第２Ｎ型ウェル（７２）には第３乃至第６Ｐ＋型
不純物領域（７６乃至７９）と第２Ｎ＋型不純物領域
（８０）が形成されている。さらに、前記第３及び第６
Ｐ＋型不純物領域（７６乃至７９）等の間の三つのチャ
ネル領域の上部に第２及び第４ゲート電極（８２乃至ε
４）がそれぞれ形成される。前記第２ゲート電極（８
２）は前記ドレイン及びソース領域である第３及び第４
Ｐ＋型不純物領域（７６、７７）と共に第２ＰＭＯＳト
ランジスタ（Ｑ６）を形成し、前記第３ゲート電極（８
３）は前記ソース及びドレイン領域で作用する第４及び
第５Ｐ＋型不純物領域（７７、７８）と共に第４ＰＭＯ
Ｓトランジスタ（Ｑ８）を形成し、前記第４ゲート電極
（８４）は前記ドレイン及びソース領域で作用する第５
及び第６Ｐ＋型不純物領域（７８、７９）と共に第３Ｐ
ＭＯＳトランジスタ（Ｑ７）を形成する。前記第１及び
第２Ｎ＋型不純物領域（７５、８０）は、前記第１ＰＭ
ＯＳトランジスタ（Ｑ５）のバイアス電極と第２乃至第
４ＰＭＯＳトランジスタ（Ｑ６乃至Ｑ８）のバイアス電
極等をそれぞれ形成するもので、前記第１及び第２Ｎ＋
型ウェル（７１、７２）の導電特性を向上させるため高
濃度の不純物を有するウェルピックアップ（Ｗｅｌｌ
Ｐｉｃｋ−Ｕｐ）領城である。前記第１Ｐ＋型不純物領
域（７３）及び前記第１Ｎ＋型不純物領域（７５）は外
部の電源電圧源（Ｖｅｘｔ）に接続され、前記第２、第
３及び第６Ｐ＋型不純物領域（７４、７６、７９）と前
記第３ゲート電極（８３）は出力ライン（６５）により
感知増幅機（６２）に共通に接続される。前記第４Ｐ＋
型不純物領域（７７）及び第４ゲート電極（８４）は前
記内部電源電圧源（Ｖｉｎｔ）に接続され、前記第５Ｐ
＋型不純物領域（７８）は前記ノード（６７）により第
２Ｎ＋型不純物領域（８０）に接続される。前記パルス
形態の第１制御信号を入力することになった第１ゲート
電極（８１）は前記第１制御ライン（６１）に接続さ
れ、前記論理信号形態の第２制御信号を入力することに
なる前記第２ゲート電極（８２）は第２制御ライン（６
３）に接続される。終りに、前記第１及び第２Ｎ型ウェ
ル（７１、７２）は一回の工程により形成され、また、
第１乃至第６Ｐ＋型不純物領域（７３、７４、７６乃至
７９）も一回の工程により形成される。また、第１及び
第２Ｎ＋型不純物領域（７５、８０）と第１乃至第４ゲ
ート電極（８１乃至８４）もそれぞれ一回の工程により
形成される。
【発明の効果】上述したように、本発明は出力ライン上
の電圧が増加しても帰還ルーブを用い出力ライン上の第
２ＰＭＯＳトランジスタのバイアス電極側に伝送するこ
とによりラッチアップ現象の発生を抑制し、駆動能力の
低下を防止することができる。また、本発明は同様なＮ
型ウェル上にＭＯＳトランジスタを形成するため装造工
程の増加を防止することができる利点を有する。本発明
の好ましい実施例は例示の目的のため開示されたもので
あり、当業者であれば添付の特許請求範囲に開示した本
発明の思想と範囲を介し各種修正、変更、代替及び付加
が可能であろう。
の電圧が増加しても帰還ルーブを用い出力ライン上の第
２ＰＭＯＳトランジスタのバイアス電極側に伝送するこ
とによりラッチアップ現象の発生を抑制し、駆動能力の
低下を防止することができる。また、本発明は同様なＮ
型ウェル上にＭＯＳトランジスタを形成するため装造工
程の増加を防止することができる利点を有する。本発明
の好ましい実施例は例示の目的のため開示されたもので
あり、当業者であれば添付の特許請求範囲に開示した本
発明の思想と範囲を介し各種修正、変更、代替及び付加
が可能であろう。
図１は、従来の半導体メモリ装置のリストア回路の第１
実施例の回路図。図２は、図１に示したリストア回路の
構造を示す半導体装置の断面図。図３は、従来の半導体
メモリ装置のリストア回路の第２実施例の回路図。図４
は、図３に示したリストア回路の構造を示す半導体装置
の断面図。図５は、本発明の実施例による半導体メモリ
装置のリストア回路の回路図。図６は、図５に示したリ
ストア回路の構造を示す半導体装置の断面図。
実施例の回路図。図２は、図１に示したリストア回路の
構造を示す半導体装置の断面図。図３は、従来の半導体
メモリ装置のリストア回路の第２実施例の回路図。図４
は、図３に示したリストア回路の構造を示す半導体装置
の断面図。図５は、本発明の実施例による半導体メモリ
装置のリストア回路の回路図。図６は、図５に示したリ
ストア回路の構造を示す半導体装置の断面図。
２１、４２、４３、７１、７２・・・Ｎ型ウェル ２２乃至２５、４４、４５、４７、４８、４９、７３、
７４、７６乃至７９・・・Ｐ＋型不純物領域 ２６、４６、５０、７５、８０・・・Ｎ＋型不純物領域 ２７、２８、５１、５２、８１乃至８４・・・ゲート電
極 Ｑ１乃至Ｑ８・・・ＰＭＯＳトランジスタ
７４、７６乃至７９・・・Ｐ＋型不純物領域 ２６、４６、５０、７５、８０・・・Ｎ＋型不純物領域 ２７、２８、５１、５２、８１乃至８４・・・ゲート電
極 Ｑ１乃至Ｑ８・・・ＰＭＯＳトランジスタ
Claims (5)
- 【請求項１】感知増幅機及び内部電源電圧源を備えた半
導体メモリ装置において、 第１入力ラインから第１制御信号を入力するゲート、外
部の電源電圧源に接続されたドレイン及びバイアス電極
と、前記感知増幅機にまで続く出力ラインに接続された
ドレインを有する第１ＰＭＯＳトランジスタと、 第２入力ラインから第２制御信号を入力するゲート、前
記内部電源電圧源に接続されたソース、及び前記出力ラ
インに接続されたドレインを有する第２ＰＭＯＳトラン
ジスタと、 前記出力ライン上の電圧を前記第２ＰＭＯＳトランジス
タのバイアス電極側に戻る帰還手段とを備えたことを特
徴とするリストア回路。 - 【請求項２】前記帰還手段が、前記内部電源電圧源に接
続されたゲート、前記出力ラインに接続されたソース、
及び前記第２ＰＭＯＳトランジスタのバイアス電極に共
通接続されたドレイン及びバイアス電極を有する第３Ｐ
ＭＯＳトランジスタとを備えたことを特徴とする請求項
１記載のリストア回路。 - 【請求項３】前記帰還手段が、 前記出力ラインに接続されたゲート、前記内部電源電圧
源に接続されたソース、及び前記第２ＰＭＯＳトランジ
スタのバイアス電極に共通接続されたドレイン、及びバ
イアス電極を有する第４ＰＭＯＳトランジスタとを追加
して備えたことを特徴とする請求項２記載のリストア回
路。 - 【請求項４】半導体基板の上部層に形成された第１及び
第２Ｎ型ウェルと、 前記第１Ｎ型ウェルに形成された第１及び第２Ｐ＋型不
純物領域と、 前記第１及び第２Ｐ＋型不純物領域の間のチャネル領域
の上部に形成された第１ゲート電極と、 前記第２Ｎ型ウェルに形成された第３乃至第５ｐ＋型不
純物領域と、 前記第３乃至第５Ｐ＋型不純物領域等の間のチャネル領
域等の上部に形成された第２、第３ゲート電極と、 前記第１Ｐ＋型不純物領域及び前記第１Ｎ型ウェルを外
部の電源電圧源に接続する第１配線と、 前記第２及び第３Ｐ＋型不純物領域と前記第３ゲート電
極を感知増幅機と接続する第２配線と、 前記第４Ｐ＋型不純物領域を前記内部電源電圧源に接続
する第３配線と、 前記第５Ｐ＋型不純物領域を前記第２Ｎ型ウェルと接続
させる第４配線と、 パルス形態の第１制御信号及び論理信号形態の第２制御
信号が、前記第１及び第２ゲート電極側にそれぞれ印加
されるようにする第５及び第６配線を備えたことを特徴
とする半導体メモリ装置のリストア回路構造物。 - 【請求項５】前記第５Ｐ＋型不純物領域と隣接した位置
の前記第２Ｎ型ウェルに形成され、前記第２配線により
前記感知増輻機に接続された第６Ｐ＋型不純物領域と、 前記第５及び第６Ｐ＋型不純物領域の間のチャネル領域
の上部に形成され、前記第３配線により前記内部電源電
圧源に接続された第４ゲート電極を追加して備えたこと
を特徴とする請求項４記載の半導体メモリ装置のリスト
ア回路構造物。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940040584A KR0144410B1 (ko) | 1994-12-31 | 1994-12-31 | 반도체 메모리 장치의 리스토어 회로 및 그 구조 |
| KR94-40584 | 1994-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08298313A JPH08298313A (ja) | 1996-11-12 |
| JP2756437B2 true JP2756437B2 (ja) | 1998-05-25 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7355045A Expired - Lifetime JP2756437B2 (ja) | 1994-12-31 | 1995-12-28 | 半導体メモリ装置のリストア回路及びその構造 |
Country Status (4)
| Country | Link |
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| JP (1) | JP2756437B2 (ja) |
| KR (1) | KR0144410B1 (ja) |
| TW (1) | TW283240B (ja) |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05217370A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 内部降圧電源回路 |
-
1994
- 1994-12-31 KR KR1019940040584A patent/KR0144410B1/ko not_active IP Right Cessation
-
1995
- 1995-12-28 TW TW084114026A patent/TW283240B/zh not_active IP Right Cessation
- 1995-12-28 JP JP7355045A patent/JP2756437B2/ja not_active Expired - Lifetime
- 1995-12-28 US US08/579,678 patent/US5657278A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5657278A (en) | 1997-08-12 |
| JPH08298313A (ja) | 1996-11-12 |
| TW283240B (ja) | 1996-08-11 |
| KR0144410B1 (ko) | 1998-08-17 |
| KR960025772A (ko) | 1996-07-20 |
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