JPH0773669A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧変動にともなう少数キャリアの発生
を抑制しうる基板電圧発生回路を提供する。これによ
り、少数キャリアによるメモリセルの情報保持特性の劣
化を防止し、ダイナミック型ＲＡＭ等の信頼性を高め
る。 【構成】 基板電圧発生回路ＶＢＢＧに、電源電圧ＶＣ
Ｃの絶対値が所定値を超えたときその出力信号ＶＧ１を
選択的にロウレベルとする電源電圧識別回路ＶＬＣと、
チャージポンプ容量Ｃ１の他方の電極つまり内部ノード
ｎ３と回路の接地電位との間に設けられ電源電圧識別回
路ＶＬＣの出力信号ＶＧ１に従って選択的に有効とされ
るクランプ手段つまりＭＯＳＦＥＴＱ１及びＱ２とを設
ける。これにより、電源電圧ＶＣＣの絶対値が所定値を
超えた場合には、内部ノードｎ３におけるプリチャージ
レベルを選択的に高くし、内部ノードｎ３におけるロウ
レベルの目標レベルと基板電圧ＶＢＢとの間の電位差を
選択的に小さくして、内部ノードｎ３のロウレベル変化
にともなうアンダーシュートを抑制する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、基板電圧発生回路を備えるダイナミック型ＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ランダ
ムアクセスメモリ）等に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）を基
本に構成されるダイナミック型ＲＡＭがある。また、こ
のようなダイナミック型ＲＡＭ等において、半導体基板
に適当な負電位の基板電圧（基板バックバイアス電圧）
を与えることによって半導体基板と各回路素子との間の
寄生容量を制御し、ダイナミック型ＲＡＭ等の動作を安
定化する方法が公知であり、回路の電源電圧をもとに上
記のような基板電圧を形成する基板電圧発生回路を内蔵
するダイナミック型ＲＡＭがある。

【０００３】基板電圧発生回路を内蔵するダイナミック
型ＲＡＭについては、例えば、特開平３−２１４６６９
号公報等に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のダイナミック型ＲＡＭにおいて、基板電圧発生回路Ｖ
ＢＢＧは、例えば図６に示されるように、所定のパルス
信号ｎ１を形成する発振回路ＯＳＣと、その一方の電極
つまり内部ノードｎ２にインバータＮ１〜Ｎ３を介して
上記パルス信号ｎ１を受けるチャージポンプ容量Ｃ１と
を含む。チャージポンプ容量Ｃ１の他方の電極つまり内
部ノードｎ３は、ダイオード形態とされるＮチャンネル
ＭＯＳＦＥＴＱ８を介して回路の接地電位に結合され、
ダイオード形態とされるもう１個のＮチャンネルＭＯＳ
ＦＥＴＱ５を介して基板電圧供給点ＶＢＢに結合され
る。これにより、内部ノードｎ３は、図７に示されるよ
うに、内部ノードｎ２がパルス信号ｎ１のロウレベルを
受けて電源電圧ＶＣＣのようなハイレベルとされると
き、ＭＯＳＦＥＴＱ８のしきい値電圧によりクランプさ
れて＋Ｖｔｈなるプリチャージレベルとされ、内部ノー
ドｎ２がパルス信号ｎ１のハイレベルを受けて回路の接
地電位のようなロウレベルとされるとき、ほぼ−ＶＣＣ
＋Ｖｔｈのような負電位とされる。この結果、基板電圧
供給点ＶＢＢには、内部ノードｎ３の負電位よりさらに
ＭＯＳＦＥＴＱ５のしきい値電圧分だけ高いほぼ−ＶＣ
Ｃ＋２Ｖｔｈなる負電位の基板電圧ＶＢＢが得られる。

【０００５】ところが、ダイナミック型ＲＡＭの高集積
化・大容量化が進むにしたがって、上記基板電圧発生回
路ＶＢＢＧには次のような問題点が生じることが本願発
明者等によって明らかとなった。すなわち、ダイナミッ
ク型ＲＡＭの動作電源となる電源電圧ＶＣＣには、周知
のように、例えばその中心値Ｖｃｅｎつまり＋５Ｖ（ボ
ルト）を中心にして±１０％の変動が許されており、そ
の電位は、最小値Ｖｍｉｎつまり＋４．５Ｖから最大値
Ｖｍａｘつまり＋５．５Ｖの範囲で変化する。一方、基
板電圧ＶＢＢを受けるダイナミック型ＲＡＭの半導体基
板には、比較的大きな基板容量が結合され、その容量値
はダイナミック型ＲＡＭの高集積化・大容量化が進むに
したがって増大する。このため、基板電圧ＶＢＢの電位
は、前述のように電源電圧ＶＣＣの関数ではあるもの
の、一旦所定の電位に落ち着いた後は半導体基板の基板
容量に応じて緩やかに変化し、電源電圧ＶＣＣの急速な
電位変動に追随することはできない。この間、電源電圧
ＶＣＣの電位が最小値Ｖｍｉｎ側に変動した場合には問
題とならないが、最大値Ｖｍａｘ側に変動した場合に
は、図７に細い実線で示されるように、内部ノードｎ３
の電位引き下げ幅つまりはそのロウレベルの目標レベル
が電源電圧ＶＣＣの電位に比例して大きくなり、この目
標レベルと基板電圧ＶＢＢとの電位差が大きくなって、
ＭＯＳＦＥＴＱ５の拡散電圧ＶＤを超えるアンダーシュ
ートが発生する。

【０００６】周知のように、内部ノードｎ３と基板電圧
供給点ＶＢＢとの間に設けられるＭＯＳＦＥＴＱ５は、
図８に示されるように、例えばＰ型半導体基板ＰＳＵＢ
に形成されたＮ型拡散層ＮＤ１及びＮＤ２をそのドレイ
ン及びソースとし、これらの拡散層の間つまりチャンネ
ルの上層に所定の絶縁膜をはさんで形成されるポリシリ
コンのゲート層ＦＧをそのゲートとする。また、ＭＯＳ
ＦＥＴＱ５のドレインとなる拡散層ＮＤ２は、基板電圧
ＶＢＢを受ける半導体基板ＰＳＵＢといわゆるＰＮ接合
形態とされ、基板電圧供給点ＶＢＢが内部ノードｎ３よ
り高い電位にある通常の状態では逆バイアスされる。し
かし、電源電圧ＶＣＣの電位がその最大値Ｖｍａｘ側に
変動し、内部ノードｎ３にＭＯＳＦＥＴＱ５つまりは半
導体基板ＰＳＵＢ及び拡散層ＮＤ２からなるＰＮ接合の
拡散電圧ＶＤを超えるアンダーシュートが発生した場合
には、半導体基板ＰＳＵＢと拡散層ＮＤ２との間が順バ
イアス状態となり、拡散層ＮＤ２から半導体基板ＰＳＵ
Ｂに対して少数キャリアつまり電子が送り込まれる。こ
の結果、基板電圧発生回路ＶＢＢＧに近接して配置され
るメモリセルの情報保持特性が劣化し、最悪の場合には
その保持データが反転して、ダイナミック型ＲＡＭの信
頼性が損なわれるものである。

【０００７】この発明の目的は、電源電圧変動にともな
う少数キャリアの発生を抑制しうる基板電圧発生回路を
実現することにある。この発明の他の目的は、少数キャ
リアによるメモリセルの情報保持特性の劣化を防止し、
基板電圧発生回路を備えるダイナミック型ＲＡＭ等の信
頼性を高めることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型ＲＡＭ等に内
蔵されチャージポンプ容量を含む基板電圧発生回路に、
第１の電源電圧の絶対値が所定値を超えたことを識別し
てその出力信号を選択的に有効レベルとする電源電圧識
別回路と、チャージポンプ容量の一方の電極と所定の電
位供給点との間あるいはチャージポンプ容量の他方の電
極と第２の電源電圧との間に設けられ電源電圧識別回路
の出力信号に従って選択的に有効とされるクランプ手段
とを設ける。

【００１０】

【作用】上記手段によれば、第１の電源電圧の絶対値が
所定値を超えた場合には、チャージポンプ容量の一方の
電極におけるハイレベルを選択的に制限し、あるいはそ
の他方の電極におけるプリチャージレベルを選択的に大
きくして、チャージポンプ容量の他方の電極におけるロ
ウレベルの目標レベルと基板電圧との間の電位差を小さ
くし、アンダーシュートを抑制することができる。この
結果、基板電圧発生回路による少数キャリアの発生を抑
制し、少数キャリアによるメモリセルの情報保持特性の
劣化を防止して、基板電圧発生回路を備えるダイナミッ
ク型ＲＡＭ等の信頼性を高めることができる。

【００１１】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のダイナミック型ＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、公知のＣＭＯＳ（相補
型ＭＯＳ）集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上に形成される。

【００１２】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、同図の垂直方向に平行して配置され
る複数のワード線と、水平方向に平行して配置される複
数組の相補ビット線とを含む。これらのワード線及び相
補ビット線の交点には、情報蓄積キャパシタ及びアドレ
ス選択ＭＯＳＦＥＴからなる多数のダイナミック型メモ
リセルが格子状に配置される。

【００１３】メモリアレイＭＡＲＹを構成する複数のワ
ード線は、ＸアドレスデコーダＸＤに結合され、択一的
にハイレベルの選択状態とされる。Ｘアドレスデコーダ
ＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの
内部アドレス信号Ｘ０〜Ｘｉが供給され、タイミング発
生回路ＴＧから内部制御信号ＸＤＧが供給される。ま
た、ＸアドレスバッファＸＢには、アドレス入力端子Ａ
０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分
割的に供給され、タイミング発生回路ＴＧから内部制御
信号ＸＬが供給される。

【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコーダ
ＸＤに供給する。ＸアドレスデコーダＸＤは、内部制御
信号ＸＤＧがハイレベルとされることで選択的に動作状
態とされ、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、メモリアレイＭＡＲＹの対応するワード線を択一的
にハイレベルの選択状態とする。

【００１５】次に、メモリアレイＭＡＲＹを構成する複
数組の相補ビット線は、センスアンプＳＡの対応する単
位回路に結合される。センスアンプＳＡには、タイミン
グ発生回路ＴＧから図示されない内部制御信号ＰＡが供
給される。

【００１６】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を含む。これらの単位回路のそれぞれは、一対のＣＭ
ＯＳインバータが交差接続されてなる単位増幅回路と、
メモリアレイＭＡＲＹの対応する相補ビット線と相補共
通データ線ＣＤ＊（ここで、例えば非反転共通データ線
ＣＤＴと反転共通データ線ＣＤＢとをあわせて相補ビッ
ト線ＣＤ＊のように＊を付して表す。また、それが有効
とされるとき選択的にハイレベルとされるいわゆる非反
転信号等については、その名称の末尾にＴを付して表
し、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様）との間に設けられる一対のス
イッチＭＯＳＦＥＴとを含む。このうち、各単位回路の
単位増幅回路には、内部制御信号ＰＡに従って選択的に
オン状態とされる一対の駆動ＭＯＳＦＥＴを介して、回
路の電源電圧及び接地電位が選択的に供給される。ま
た、各単位回路のスイッチＭＯＳＦＥＴ対のゲートはそ
れぞれ共通結合され、ＹアドレスデコーダＹＤから対応
するビット線選択信号がそれぞれ供給される。

【００１７】センスアンプＳＡの各単位回路を構成する
単位増幅回路は、内部制御信号ＰＡがハイレベルとされ
ることで選択的にかつ一斉に動作状態とされ、メモリア
レイＭＡＲＹの選択されたワード線に結合される複数の
メモリセルから対応する相補ビット線を介して出力され
る微小読み出し信号を増幅して、ハイレベル又はロウレ
ベルの２値読み出し信号とする。一方、各単位回路を構
成するスイッチＭＯＳＦＥＴ対は、対応するビット線選
択信号がハイレベルとされることで選択的にオン状態と
され、メモリアレイＭＡＲＹの対応する１組の相補ビッ
ト線と相補共通データ線ＣＤ＊とを選択的に接続状態と
する。

【００１８】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアド
レス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミ
ング発生回路ＴＧから内部制御信号ＹＬが供給される。

【００１９】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。ＹアドレスデコーダＹＤは、内部制御
信号ＹＤＧがハイレベルとされることで選択的に動作状
態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、対応するビット線選択信号を択一的にハイレベルと
する。これらのビット選択信号は、前述のように、セン
スアンプＳＡの対応するスイッチＭＯＳＦＥＴ対のゲー
トに供給される。

【００２０】メモリアレイＭＡＲＹの指定された相補ビ
ット線が選択的に接続される相補共通データ線ＣＤ＊
は、データ入出力回路ＩＯに結合される。データ入出力
回路ＩＯは、図示されないライトアンプ及びメインアン
プならびにデータ入力バッファ及びデータ出力バッファ
を含む。このうち、ライトアンプの出力端子ならびにメ
インアンプの入力端子は、相補共通データ線ＣＤ＊に共
通結合される。ライトアンプの入力端子は、データ入力
バッファの出力端子に結合され、データ入力バッファの
入力端子はデータ入力端子Ｄｉｎに結合される。また、
メインアンプの出力端子は、データ出力バッファの入力
端子に結合され、データ出力バッファの出力端子は、デ
ータ出力端子Ｄｏｕｔに結合される。

【００２１】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭが書き込みモードで選択状
態とされるとき、データ入力端子Ｄｉｎを介して供給さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。この書き込みデータは、ライトアンプによって所定
の相補書き込み信号とされた後、相補共通データ線ＣＤ
＊を介してメモリアレイＭＡＲＹの選択された１個のメ
モリセルに書き込まれる。一方、データ入出力回路ＩＯ
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたメモリセルから相補共通データ線ＣＤ＊を介
して出力される２値読み出し信号をさらに増幅して、デ
ータ出力バッファに伝達する。この読み出しデータは、
データ出力バッファからデータ出力端子Ｄｏｕｔを介し
て外部送出される。

【００２２】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及び
ライトイネーブル信号ＷＥＢをもとに上記各種の内部制
御信号を選択的に形成し、ダイナミック型ＲＡＭの各部
に供給する。

【００２３】この実施例のダイナミック型ＲＡＭは、さ
らに、基板電圧発生回路ＶＢＢＧを備える。この基板電
圧発生回路ＶＢＢＧは、電源電圧ＶＣＣ（第１の電源電
圧）をもとに所定の負電位の基板電圧ＶＢＢを形成し
て、ダイナミック型ＲＡＭの半導体基板つまりＰ型半導
体基板ＰＳＵＢに供給する。基板電圧発生回路ＶＢＢＧ
の具体的構成については、後で詳細に説明する。

【００２４】図２には、図１のダイナミック型ＲＡＭに
含まれる基板電圧発生回路ＶＢＢＧの第１の実施例の回
路図が示され、図３には、その一実施例の信号波形図が
示されている。これらの図をもとに、この実施例のダイ
ナミック型ＲＡＭに含まれる基板電圧発生回路ＶＢＢＧ
の具体的構成及び動作ならびにその特徴について説明す
る。なお、以下の回路図において、そのチャンネル（バ
ックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャ
ンネル型であって、矢印の付されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。

【００２５】図２において、基板電圧発生回路ＶＢＢＧ
は、発振回路ＯＳＣ及び電源電圧識別回路ＶＬＣならび
にチャージポンプ回路ＣＰを備える。このうち、発振回
路ＯＳＣは、奇数個のインバータが環状に直列結合され
てなるリングオシレータを含み、これらのインバータの
信号伝達時間に見合った所定の周波数を有するパルス信
号ｎ１を形成して、チャージポンプ回路ＣＰに供給す
る。

【００２６】一方、電源電圧識別回路ＶＬＣは、電源電
圧ＶＣＣの電位をモニタして、電源電圧ＶＣＣの絶対値
が所定値を超えたときその出力信号ＶＧ１を選択的に有
効レベルつまりロウレベルとする。この実施例におい
て、電源電圧ＶＣＣは、その中心値Ｖｃｅｎが＋５Ｖと
され、最小値Ｖｍｉｎつまり＋４．５Ｖから最大値Ｖｍ
ａｘつまり＋５．５Ｖの間における±１０％の電位変動
を許される。このため、電源電圧識別回路ＶＬＣの出力
信号ＶＧ１は、図３に示されるように、電源電圧ＶＣＣ
の電位が最小値Ｖｍｉｎから中心値Ｖｃｅｎの間にある
とき電源電圧ＶＣＣのようなハイレベルとされ、中心値
Ｖｃｅｎから最大値Ｖｍａｘの間にあるとき有効レベル
つまり基板電圧ＶＢＢのようなロウレベルとされる。

【００２７】次に、チャージポンプ回路ＣＰは、所定の
静電容量値を有するチャージポンプ容量Ｃ１と、発振回
路ＯＳＣの出力端子とチャージポンプ容量Ｃ１の一方の
電極つまり内部ノードｎ２との間に直列形態に設けられ
る３個のインバータＮ１〜Ｎ３とを含む。チャージポン
プ容量Ｃ１の他方の電極つまり内部ノードｎ３は、ダイ
オード形態とされるｍ＋１個つまり２個のＮチャンネル
ＭＯＳＦＥＴＱ３及びＱ４（第１のＭＯＳＦＥＴ）を介
して回路の接地電位（第２の電源電圧）に結合される。
また、ダイオード形態とされるｍ個つまり１個のＮチャ
ンネルＭＯＳＦＥＴＱ１（第２のＭＯＳＦＥＴ）とこの
ＭＯＳＦＥＴＱ１に直列形態に設けられるＮチャンネル
ＭＯＳＦＥＴＱ２（第３のＭＯＳＦＥＴ）とを介して回
路の接地電位に結合され、さらにダイオード形態とされ
るＮチャンネルＭＯＳＦＥＴＱ５を介して基板電圧供給
点ＶＢＢに結合される。ＭＯＳＦＥＴＱ２のゲートに
は、上記電源電圧識別回路ＶＬＣの出力信号ＶＧ１が供
給される。

【００２８】これにより、ＭＯＳＦＥＴＱ２は、電源電
圧識別回路ＶＬＣの出力信号ＶＧ１が電源電圧ＶＣＣの
ようなハイレベルとされるとき、言い換えるならば電源
電圧ＶＣＣの電位がその最小値Ｖｍｉｎから中心値Ｖｃ
ｅｎの間にあるときオン状態とされ、電源電圧識別回路
ＶＬＣの出力信号ＶＧ１が基板電圧ＶＢＢのようなロウ
レベルとされるとき、言い換えるならば電源電圧ＶＣＣ
の電位がその中心値Ｖｃｅｎから最大値Ｖｍａｘの間に
あるときオフ状態とされる。また、ダイオード形態とさ
れるＭＯＳＦＥＴＱ１は、このＭＯＳＦＥＴＱ２がオン
状態とされるとき内部ノードｎ３に対するクランプ素子
として有効に作用し、ＭＯＳＦＥＴＱ２がオフ状態とさ
れるとき実質的に無効とされる。ＭＯＳＦＥＴＱ３及び
Ｑ４は、内部ノードｎ３に対するクランプ素子として常
に有効に作用する。

【００２９】発振回路ＯＳＣの出力信号つまりパルス信
号ｎ１がロウレベルとされ、チャージポンプ容量Ｃ１の
一方の電極つまり内部ノードｎ２が電源電圧ＶＣＣのよ
うなハイレベルとされるとき、チャージポンプ容量Ｃ１
の他方の電極つまり内部ノードｎ３は、そのチャージポ
ンプ作用により押し上げられ、電源電圧ＶＣＣのような
ハイレベルになろうとする。このとき、電源電圧ＶＣＣ
の電位が最小値Ｖｍｉｎから中心値Ｖｃｅｎの間にあり
ＭＯＳＦＥＴＱ２がオン状態にあると、内部ノードｎ３
のハイレベルつまりプリチャージレベルは、図３の左側
に示されるように、先にＭＯＳＦＥＴＱ１のしきい値電
圧によってクランプされ、＋Ｖｔｈとなる。また、この
とき、電源電圧ＶＣＣの電位が中心値Ｖｃｅｎから最大
値Ｖｍａｘの間にありＭＯＳＦＥＴＱ２がオフ状態にあ
ると、内部ノードｎ３のプリチャージレベルは、図３の
右側に示されるように、ＭＯＳＦＥＴＱ３及びＱ４の合
成しきい値電圧によってクランプされ、＋２Ｖｔｈとな
る。

【００３０】このように、この実施例の基板電圧発生回
路ＶＢＢＧでは、チャージポンプ容量Ｃ１の他方の電極
と回路の接地電位との間に、電源電圧ＶＣＣの絶対値つ
まりは電源電圧識別回路ＶＬＣの出力信号ＶＧ１に従っ
て選択的に有効とされるクランプ手段つまりＭＯＳＦＥ
ＴＱ１及びＱ２が設けられ、チャージポンプ容量Ｃ１の
一方の電極つまり内部ノードｎ２がハイレベルとされる
ときにおけるその他方の電極つまり内部ノードｎ３のプ
リチャージレベルは、電源電圧ＶＣＣの絶対値つまりは
電源電圧識別回路ＶＬＣの出力信号ＶＧ１に従って選択
的に＋Ｖｔｈ又は＋２Ｖｔｈに切り換えられるものとさ
れる。なお、内部ノードｎ３の電位が＋Ｖｔｈ又は＋２
Ｖｔｈのようなプリチャージレベルとされるとき、ダイ
オード形態とされるもう１個のＭＯＳＦＥＴＱ５は逆バ
イアスされた形となり、基板電圧ＶＢＢは内部ノードｎ
３のプリチャージレベルの影響を受けない。

【００３１】次に、発振回路ＯＳＣの出力信号つまりパ
ルス信号ｎ１がハイレベルに変化され、内部ノードｎ２
がロウレベルに変化されると、内部ノードｎ３は、チャ
ージポンプ容量Ｃ１のチャージポンプ作用によって所定
のロウレベルに引き下げられる。このとき、電源電圧Ｖ
ＣＣが最小値Ｖｍｉｎから中心値Ｖｃｅｎの間にありＭ
ＯＳＦＥＴＱ２がオン状態にあると、内部ノードｎ３の
ロウレベルは、そのプリチャージレベルつまり＋Ｖｔｈ
からほぼ電源電圧ＶＣＣ分だけ引き下げられ、−ＶＣＣ
＋Ｖｔｈとなる。また、このとき、電源電圧ＶＣＣが中
心値Ｖｃｅｎから最大値Ｖｍａｘの間にありＭＯＳＦＥ
ＴＱ２がオフ状態にあると、内部ノードｎ３のロウレベ
ルは、そのプリチャージレベルつまり＋２Ｖｔｈからほ
ぼ電源電圧ＶＣＣ分だけ引き下げられ、−ＶＣＣ＋２Ｖ
ｔｈとなる。

【００３２】なお、チャージポンプ容量Ｃ１のチャージ
ポンプ作用による内部ノードｎ３の電位引き下げ幅ＶＤ
は、実際には、チャージポンプ容量Ｃ１の静電容量をＣ
１とし、内部ノードｎ３に結合される寄生容量の値をＣ
３とするとき、 ＶＤ＝ＶＣＣ×Ｃ１／（Ｃ１＋Ｃ３） となって、内部ノードｎ３における寄生容量の影響を受
ける。しかし、この明細書では、内部ノードｎ３に結合
される寄生容量の値Ｃ３を充分に小さなものとみなし、
電位引き下げ幅ＶＤは上記のようにほぼＶＣＣとした。

【００３３】内部ノードｎ３が−ＶＣＣ＋Ｖｔｈ又は−
ＶＣＣ＋２Ｖｔｈのようなロウレベルとされるとき、ダ
イオード形態とされるＭＯＳＦＥＴＱ１ならびにＱ３及
びＱ４は逆バイアス状態となってオフ状態とされ、ＭＯ
ＳＦＥＴＱ５は順バイアス状態となってオン状態とされ
る。このため、基板電圧供給点ＶＢＢには言わば負の電
荷が送り込まれ、こ基板電圧ＶＢＢは、内部ノードｎ３
のロウレベルよりＭＯＳＦＥＴＱ５のしきい値電圧分だ
け高い所定の負電位つまり−ＶＣＣ＋２Ｖｔｈ又は−Ｖ
ＣＣ＋３Ｖｔｈになろうとする。周知のように、高集積
化・大容量化が進んだダイナミック型ＲＡＭの半導体基
板ＰＳＵＢには、比較的大きな値の基板容量が結合され
る。したがって、チャージポンプ容量Ｃ１のチャージポ
ンプ作用による基板電圧ＶＢＢの電位変化は、チャージ
ポンプ容量Ｃ１によって送り込まれる負電荷の量と基板
容量の値とに応じて徐々にその目標値つまり−ＶＣＣ＋
２Ｖｔｈ又は−ＶＣＣ＋３Ｖｔｈへと向かっていく。

【００３４】ところで、基板電圧ＶＢＢの電位が目標値
に落ち着いた後、例えば電源電圧ＶＣＣの電位がその最
小値ｍｉｎに近い値から最大値ｍａｘに近い値に変化し
た場合、従来の基板電圧発生回路では、内部ノードｎ３
の電位引き下げ幅が電源電圧ＶＣＣの電位に応じて拡大
し、そのロウレベルの目標レベルと基板電圧ＶＢＢとの
電位差が大きくなって、比較的大きなアンダーシュート
が生じ、少数キャリアが発生した。ところが、この実施
例の基板電圧発生回路ＶＢＢＧでは、前述のように、電
源電圧ＶＣＣの電位上昇を受けて電源電圧識別回路ＶＬ
Ｃの出力信号ＶＧ１がロウレベルとされ、ＭＯＳＦＥＴ
Ｑ１がクランプ素子として作用しなくなって、内部ノー
ドｎ３のプリチャージレベルが＋Ｖｔｈから＋２Ｖｔｈ
に切り換えられる。このため、内部ノードｎ３の電位引
き下げ幅自体は変わらないもののその目標レベルが上昇
し、この目標レベルと基板電圧ＶＢＢとの間の電位差が
圧縮されて、内部ノードｎ３のロウレベル変化にともな
うアンダーシュートが抑制される。この結果、基板電圧
発生回路ＶＢＢＧによる少数キャリアの発生を抑制し、
少数キャリアによるメモリセルの情報保持特性の劣化を
防止して、ダイナミック型ＲＡＭ等の信頼性を高めるこ
とができるものとなる。

【００３５】図４には、図１のダイナミック型ＲＡＭに
含まれる基板電圧発生回路ＶＢＢＧの第２の実施例の回
路図が示され、図５には、その一実施例の信号波形図が
示されている。なお、この実施例は、前記図２及び図３
の実施例を基本的に踏襲するものであるため、これと異
なる部分についてのみ説明を追加する。

【００３６】図４において、基板電圧発生回路ＶＢＢＧ
のチャージポンプ回路ＣＰを構成するチャージポンプ容
量Ｃ１の一方の電極つまり内部ノードｎ２は、ダイオー
ド形態とされるｎ個つまり１個のＮチャンネルＭＯＳＦ
ＥＴＱ６（第５のＭＯＳＦＥＴ）とこのＭＯＳＦＥＴＱ
６に直列形態に設けられるＰチャンネルＭＯＳＦＥＴＱ
１０（第６のＭＯＳＦＥＴ）とを介して所定の電位供給
点ＶＸに結合される。ＭＯＳＦＥＴＱ１０のゲートに
は、電源電圧識別回路ＶＬＣの出力信号ＶＧ２が供給さ
れる。この実施例において、電位供給点ＶＸにおける電
位は、電源電圧ＶＣＣの電位ＶＣＣよりＮチャンネルＭ
ＯＳＦＥＴのしきい値電圧の２倍分だけ低い電位つまり
ＶＣＣ−２Ｖｔｈとされる。また、電源電圧識別回路Ｖ
ＬＣの出力信号ＶＧ２は、図５に示されるように、電源
電圧ＶＣＣの電位がその最小値Ｖｍｉｎから中心値Ｖｃ
ｅｎの間にあるとき電源電圧ＶＣＣのようなハイレベル
とされ、その中心値Ｖｃｅｎから最大値Ｖｍａｘの間に
あるとき有効レベルつまり回路の接地電位のようなロウ
レベルとされる。

【００３７】これにより、ＭＯＳＦＥＴＱ１０は、電源
電圧識別回路ＶＬＣの出力信号ＶＧ２がロウレベルとさ
れるとき、言い換えるならば電源電圧ＶＣＣの電位がそ
の中心値Ｖｃｅｎから最大値Ｖｍａｘの間にあるとき選
択的にオン状態となり、このＭＯＳＦＥＴＱ１０のオン
状態を受けてＭＯＳＦＥＴＱ６が選択的に内部ノードｎ
２に対するクランプ素子として有効に作用する。電源電
圧識別回路ＶＬＣの出力信号ＶＧ２がハイレベルとされ
るとき、言い換えるならば電源電圧ＶＣＣの電位がその
最小値ｍｉｎから中心値Ｖｃｅｎの間にあるとき、ＭＯ
ＳＦＥＴＱ１０はオフ状態となり、ＭＯＳＦＥＴＱ６は
実質的に無効となる。

【００３８】次に、チャージポンプ回路ＣＰを構成する
チャージポンプ容量Ｃ１の他方の電極つまり内部ノード
ｎ３は、ダイオード形態とされるｍ個つまり１個のＮチ
ャンネルＭＯＳＦＥＴＱ７（第４のＭＯＳＦＥＴ）を介
して回路の接地電位に結合されるとともに、ダイオード
形態とされるもう１個のＮチャンネルＭＯＳＦＥＴＱ５
を介して基板電圧供給点ＶＢＢに結合される。ＭＯＳＦ
ＥＴＱ７及びＱ５は、内部ノードｎ３に対するクランプ
素子として定常的に作用する。

【００３９】発振回路ＯＳＣの出力信号つまりパルス信
号ｎ１がロウレベルとされるとき、チャージポンプ容量
Ｃ１の一方の電極つまり内部ノードｎ２は電源電圧ＶＣ
Ｃのようなハイレベルになろうとする。このとき、電源
電圧ＶＣＣの電位が最小値Ｖｍｉｎから中心値Ｖｃｅｎ
の間にありＭＯＳＦＥＴＱ１０がオフ状態にあると、内
部ノードｎ２のハイレベルは、図５の左側に示されるよ
うに、電源電圧ＶＣＣまで上昇する。しかし、このと
き、電源電圧ＶＣＣの電位が中心値Ｖｃｅｎから最大値
Ｖｍａｘの間にありＭＯＳＦＥＴＱ１０がオン状態にあ
ると、ＭＯＳＦＥＴＱ６がクランプ素子として作用する
ため、内部ノードｎ２のハイレベルは、図５の右側に示
されるように、電位供給点ＶＸよりＭＯＳＦＥＴＱ６の
しきい値電圧分だけ高い電位つまりＶＣＣ−Ｖｔｈでク
ランプされる。

【００４０】このように、この実施例の基板電圧発生回
路ＶＢＢＧでは、チャージポンプ容量Ｃ１の一方の電極
と所定の電位供給点ＶＸとの間に、電源電圧ＶＣＣの絶
対値つまりは電源電圧識別回路ＶＬＣの出力信号ＶＧ２
に従って選択的に有効とされるクランプ手段つまりＭＯ
ＳＦＥＴＱ６及びＱ１０が設けられ、パルス信号ｎ１が
ロウレベルとされるときにおける内部ノードｎ２のハイ
レベルは、電源電圧ＶＣＣの絶対値つまりは電源電圧識
別回路ＶＬＣの出力信号ＶＧ２に従って選択的にＶＣＣ
又はＶＣＣ−Ｖｔｈに切り換えられるものとされる。

【００４１】内部ノードｎ２が上記ＶＣＣ又はＶＣＣ−
Ｖｔｈのようなハイレベルとされるとき、チャージポン
プ容量Ｃ１の他方の電極つまり内部ノードｎ３は、その
チャージポンプ作用によって押し上げられ、同じような
ハイレベルになろうとする。しかし、内部ノードｎ３と
回路の接地電位との間には、前述のように、定常的にク
ランプ素子として作用するＭＯＳＦＥＴＱ７が設けられ
るため、内部ノードｎ３のハイレベルつまりプリチャー
ジレベルは、このＭＯＳＦＥＴＱ７のしきい値電圧によ
ってクランプされ、＋Ｖｔｈとなる。このとき、ダイオ
ード形態とされるもう１個のＭＯＳＦＥＴＱ５は逆バイ
アス状態とされ、基板電圧ＶＢＢは内部ノードｎ３のプ
リチャージレベルの影響を受けない。

【００４２】一方、発振回路ＯＳＣの出力信号つまりパ
ルス信号ｎ１がハイレベルに変化されると、内部ノード
ｎ２が回路の接地電位のようなロウレベルに変化され、
内部ノードｎ３は、チャージポンプ容量Ｃ１のチャージ
ポンプ作用によって所定のロウレベルに引き下げられ
る。このとき、電源電圧ＶＣＣが最小値Ｖｍｉｎから中
心値Ｖｃｅｎの間にありＭＯＳＦＥＴＱ１０がオフ状態
にあると、内部ノードｎ３の電位引き下げ幅ＶＤは、内
部ノードｎ２のハイレベルとロウレベルとの間の電位差
つまりＶＣＣとなり、内部ノードｎ３のロウレベルは−
ＶＣＣ＋Ｖｔｈとなる。また、このとき、電源電圧ＶＣ
Ｃが中心値Ｖｃｅｎから最大値Ｖｍａｘの間にありＭＯ
ＳＦＥＴＱ１０がオン状態にあると、内部ノードｎ３の
電位引き下げ幅ＶＤは、内部ノードｎ２のハイレベルと
ロウレベルとの間の電位差つまりＶＣＣ−Ｖｔｈとな
り、内部ノードｎ３のロウレベルは、−（ＶＣＣ−Ｖｔ
ｈ）＋Ｖｔｈつまり−ＶＣＣ＋２Ｖｔｈとなる。

【００４３】内部ノードｎ３が−ＶＣＣ＋Ｖｔｈ又は−
ＶＣＣ＋２Ｖｔｈのようなロウレベルとされるとき、Ｍ
ＯＳＦＥＴＱ７は逆バイアス状態となってオフ状態とさ
れ、ＭＯＳＦＥＴＱ５は順バイアス状態となってオン状
態とされる。このため、基板電圧供給点ＶＢＢには負の
電荷が送り込まれ、基板電圧ＶＢＢは、内部ノードｎ３
のロウレベルよりＭＯＳＦＥＴＱ５のしきい値電圧分だ
け高い所定の負電位つまり−ＶＣＣ＋２Ｖｔｈ又は−Ｖ
ＣＣ＋３Ｖｔｈとされる。

【００４４】以上のように、この実施例の基板電圧発生
回路では、電源電圧ＶＣＣの電位がその最小値Ｖｍｉｎ
に近い値から最大値Ｖｍａｘに近い値に変化した場合、
内部ノードｎ３のプリチャージレベル自体は変わらない
ものの、その電位引き下げ幅が選択的にＶＣＣからＶＣ
Ｃ−Ｖｔｈに切り換えられる。このため、結果的に内部
ノードｎ３におけるロウレベルの目標レベルが選択的に
上昇し、この目標レベルと基板電圧ＶＢＢとの間の電位
差が選択的に圧縮されて、内部ノードｎ３のロウレベル
変化にともなうアンダーシュートが抑制され、前記第１
の実施例と同様な効果を得ることができるものとなる。

【００４５】以上の二つの実施例に示されるように、こ
の発明を基板電圧発生回路を備えるダイナミック型ＲＡ
Ｍ等の半導体装置に適用することで、次のような作用効
果を得ることができる。すなわち、 （１）ダイナミック型ＲＡＭ等に内蔵されチャージポン
プ容量を含む基板電圧発生回路に、第１の電源電圧の絶
対値が所定値を超えたことを識別してその出力信号を選
択的に有効レベルとする電源電圧識別回路と、チャージ
ポンプ容量の一方の電極と所定の電位供給点との間ある
いはチャージポンプ容量の他方の電極と第２の電源電圧
との間に設けられ電源電圧識別回路の出力信号に従って
選択的に有効とされるクランプ手段とを設けることで、
第１の電源電圧の絶対値が所定値を超えた場合には、チ
ャージポンプ容量の一方の電極におけるハイレベルを選
択的に制限し、あるいはその他方の電極におけるプリチ
ャージレベルを選択的に大きくして、他方の電極におけ
るロウレベルの目標レベルと基板電圧との間の電位差を
選択的に小さくすることができるという効果が得られ
る。

【００４６】（２）上記（１）項により、チャージポン
プ容量の他方の電極におけるアンダーシュートを抑制
し、基板電圧発生回路による少数キャリアの発生を抑制
することができるという効果が得られる。 （３）上記（１）項及び（２）項により、少数キャリア
によるメモリセルの情報保持特性の劣化を防止して、基
板電圧発生回路を備えるダイナミック型ＲＡＭ等の信頼
性を高めることができるという効果が得られる。

【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、比較的大
きな電流供給能力と比較的小さな電流供給能力をそれぞ
れ有する２個の基板電圧発生回路を備えることができ
る。また、ダイナミック型ＲＡＭは、そのメモリアレイ
ＭＡＲＹが複数のサブメモリアレイに分割されるいわゆ
るアレイ分割方式を採ることができるし、そのセンスア
ンプＳＡが両側に配置された一対のメモリアレイによっ
て共有されるいわゆるシェアドセンス方式を採ることも
できる。さらに、ダイナミック型ＲＡＭは、複数ビット
の記憶データを同時に入力又は出力するいわゆる多ビッ
ト構成を採ることができるし、そのブロック構成や起動
制御信号及びアドレス信号の組み合わせならびに電源電
圧の極性及び絶対値等は、この実施例による制約を受け
ない。

【００４８】図２ないし図５において、基板電圧発生回
路ＶＢＢＧは、例えばダイナミック型ＲＡＭが選択状態
とされることを条件に選択的に動作状態とすることがで
きるし、基板電圧ＶＢＢの電位をモニタする基板電圧セ
ンサの出力信号に従って選択的に動作状態としてもよ
い。チャージポンプ容量Ｃ１の一方の電極つまり内部ノ
ードｎ２と電位供給点ＶＸとの間あるいはその他方の電
極つまり内部ノードｎ３と回路の接地電位との間に設け
られるクランプ用ＭＯＳＦＥＴの数は、必要となる基板
電圧ＶＢＢの電位に応じて任意に設定することができ
る。電源電圧識別回路ＶＬＣの出力信号ＶＧ１又はＶＧ
２が有効レベルとされる電源電圧ＶＣＣの電位条件は、
これらの実施例による制約を受けない。さらに、基板電
圧発生回路ＶＢＢＧの具体的な回路構成や基板電圧ＶＢ
Ｂの具体的な電位ならびにＭＯＳＦＥＴの導電型等は、
種々の実施形態を採りうる。

【００４９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする擬似スタティック型ＲＡＭ等
の各種メモリ集積回路装置やこのようなメモリ集積回路
装置を内蔵する論理集積回路装置等にも適用できる。こ
の発明は、少なくとも基板電圧発生回路を備える半導体
装置に広く適用できる。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等に
内蔵されチャージポンプ容量を含む基板電圧発生回路
に、第１の電源電圧の絶対値が所定値を超えたことを識
別してその出力信号を選択的に有効レベルとする電源電
圧識別回路と、チャージポンプ容量の一方の電極と所定
の電位供給点との間あるいはチャージポンプ容量の他方
の電極と第２の電源電圧との間に設けられ電源電圧識別
回路の出力信号に従って選択的に有効とされるクランプ
手段とを設けることで、第１の電源電圧の絶対値が所定
値を超えた場合には、チャージポンプ容量の一方の電極
におけるハイレベルを選択的に制限しあるいはその他方
の電極におけるプリチャージレベルを選択的に大きくし
て、他方の電極におけるロウレベルの目標レベルと基板
電圧との電位差を小さくし、アンダーシュートを抑制す
ることができる。この結果、基板電圧発生回路による少
数キャリアの発生を抑制し、少数キャリアによるメモリ
セルの情報保持特性の劣化を防止して、基板電圧発生回
路を備えるダイナミック型ＲＡＭ等の信頼性を高めるこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれる基板電
圧発生回路の第１の実施例を示す回路図である。

【図３】図２の基板電圧発生回路の一実施例を示す信号
波形図である。

【図４】図１のダイナミック型ＲＡＭに含まれる基板電
圧発生回路の第２の実施例を示す回路図である。

【図５】図４の基板電圧発生回路の一実施例を示す信号
波形図である。

【図６】従来のダイナミック型ＲＡＭに含まれる基板電
圧発生回路の一例を示す回路図である。

【図７】図６の基板電圧発生回路の一例を示す信号波形
図である。

【図８】図６の基板電圧発生回路の一例を示す部分的な
断面構造図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＡ・・・セ
ンスアンプ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・
・Ｙアドレスバッファ、ＩＯ・・・データ入出力回路、
ＴＧ・・・タイミング発生回路、ＶＢＢＧ・・・基板電
圧発生回路。ＯＳＣ・・・発振回路、ＶＬＣ・・・電源
電圧識別回路、ＣＰ・・・チャージポンプ回路、Ｃ１・
・・チャージポンプ容量、Ｑ１〜Ｑ８・・・Ｎチャンネ
ルＭＯＳＦＥＴ、Ｑ１０・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｎ１〜Ｎ３・・・インバータ。ＰＳＵＢ・・・Ｐ型
半導体基板、ＮＤ１〜ＮＤ２・・・Ｎ型拡散層、ＦＧ・
・・ゲート層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 省治 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 その一方の電極に所定のパルス信号を受
   けるチャージポンプ容量と、上記チャージポンプ容量の
   一方の電極と所定の電位供給点との間あるいは上記チャ
   ージポンプ容量の他方の電極と第２の電源電圧との間に
   設けられ第１の電源電圧の絶対値に応じて選択的に有効
   とされるクランプ手段とを含む基板電圧発生回路を具備
   することを特徴とする半導体装置。
2. 【請求項２】 上記半導体装置は、上記チャージポンプ
   容量の他方の電極と第２の電源電圧との間に直列形態に
   設けられかつそれぞれダイオード形態とされるｍ＋１個
   の第１のＭＯＳＦＥＴと、第１の電源電圧の絶対値が所
   定値を超えたことを識別してその出力信号を選択的に有
   効レベルとする電源電圧識別回路とを具備するものであ
   って、上記クランプ手段は、上記チャージポンプ容量の
   他方の電極と第２の電源電圧との間に直列形態に設けら
   れかつそれぞれダイオード形態とされるｍ個の第２のＭ
   ＯＳＦＥＴならびに上記電源電圧識別回路の出力信号に
   従って選択的にオン状態とされる第３のＭＯＳＦＥＴか
   らなるものであることを特徴とする請求項１の半導体装
   置。
3. 【請求項３】 上記半導体装置は、上記チャージポンプ
   容量の他方の電極と第２の電源電圧との間に直列形態に
   設けられかつそれぞれダイオード形態とされるｍ個の第
   ４のＭＯＳＦＥＴと、第１の電源電圧の絶対値が所定値
   を超えたことを識別してその出力信号を選択的に有効レ
   ベルとする電源電圧識別回路とを具備するものであっ
   て、上記クランプ手段は、上記チャージポンプ容量の一
   方の電極と所定の電位供給点との間に直列形態に設けら
   れかつそれぞれダイオード形態とされるｎ個の第５のＭ
   ＯＳＦＥＴならびに上記電源電圧識別回路の出力信号に
   従って選択的にオン状態とされる第６のＭＯＳＦＥＴか
   らなるものであることを特徴とする請求項１の半導体装
   置。