JPH02231760A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02231760A JPH02231760A JP1053155A JP5315589A JPH02231760A JP H02231760 A JPH02231760 A JP H02231760A JP 1053155 A JP1053155 A JP 1053155A JP 5315589 A JP5315589 A JP 5315589A JP H02231760 A JPH02231760 A JP H02231760A
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- differential amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路装置に係り、特にダイナミック
ＲＡＭにおけるビット線センスアンプ等の差動増幅器部
の改良に関する。
ＲＡＭにおけるビット線センスアンプ等の差動増幅器部
の改良に関する。
（従来の技術）
半導体記憶装置特にダイナミックＲＡＭ （以下、ＤＲ
ＡＭと略称する）では、メモリセルからビット線に読み
出された微小信号を高い電圧マージンをもって高速にセ
ンスすることが必要である。
ＡＭと略称する）では、メモリセルからビット線に読み
出された微小信号を高い電圧マージンをもって高速にセ
ンスすることが必要である。
このためビット線センスアンプには通常、ダイナミック
型フリップフロップを構成する差動増幅器が用いられる
。
型フリップフロップを構成する差動増幅器が用いられる
。
第７図はその様な従来のＤＲＡＭのビット線センスアン
プの構成例である。このビット線センスアンプは、“Ｌ
゜レベル側の信号増幅を行うＮＭＯＳセンスアンブＮＳ
Ａと゜Ｈ”レベル側の増幅を行うＰＭＯＳセンスアンプ
ＰＳＡとから構成される。ＮＭＯＳセンスアンブＮＳＡ
は、ゲート・ドレインを交差接続した二つのｎチャネル
ＭＯＳトランジスタＱ ｎｌ， Ｑ ｎ２により構成さ
れ、その共通ソースノードは活性化用ｎチャネルＭＯＳ
トランジスタＱｎ３を介して接地電位ＶＳＳに接続され
る。ＰＭＯＳセンスアンプＰＳＡは、ゲート・ドレイン
を交差接続した二つのｐチャネルＭＯＳトランジスタＱ
ｐ．ｌ． Ｑｐ２により構成され、その共通ソースノー
ドは活性化用ｐチャネルＭＯＳトランジスタＱｐ３を介
して電源電位ＶＣＣに接続される。センスアンプの各セ
ンスノードは対をなすビット線ＢＬＬ，ＢＬＲに接続さ
れる。ビット線には多数のダイナミック型メモリセルが
接続されるが、図ではそれぞれ一個ずつのメモリセルＭ
ＳＬ，ＭＳＲが示されている。
プの構成例である。このビット線センスアンプは、“Ｌ
゜レベル側の信号増幅を行うＮＭＯＳセンスアンブＮＳ
Ａと゜Ｈ”レベル側の増幅を行うＰＭＯＳセンスアンプ
ＰＳＡとから構成される。ＮＭＯＳセンスアンブＮＳＡ
は、ゲート・ドレインを交差接続した二つのｎチャネル
ＭＯＳトランジスタＱ ｎｌ， Ｑ ｎ２により構成さ
れ、その共通ソースノードは活性化用ｎチャネルＭＯＳ
トランジスタＱｎ３を介して接地電位ＶＳＳに接続され
る。ＰＭＯＳセンスアンプＰＳＡは、ゲート・ドレイン
を交差接続した二つのｐチャネルＭＯＳトランジスタＱ
ｐ．ｌ． Ｑｐ２により構成され、その共通ソースノー
ドは活性化用ｐチャネルＭＯＳトランジスタＱｐ３を介
して電源電位ＶＣＣに接続される。センスアンプの各セ
ンスノードは対をなすビット線ＢＬＬ，ＢＬＲに接続さ
れる。ビット線には多数のダイナミック型メモリセルが
接続されるが、図ではそれぞれ一個ずつのメモリセルＭ
ＳＬ，ＭＳＲが示されている。
第８図は、この様な従来のＤＲＡＭのビット線センスア
ンプ部の要部構造を示す。ｐ型シリコン基板２１を用い
てこのｐ型基板領域にメモリセルアレイが形成され、ま
たＮＭＯＳセンスアンプが形成される。ＰＭＯＳセンス
アンプは、基板に形成されたｎ型ウェル２２内に形成さ
れる。
ンプ部の要部構造を示す。ｐ型シリコン基板２１を用い
てこのｐ型基板領域にメモリセルアレイが形成され、ま
たＮＭＯＳセンスアンプが形成される。ＰＭＯＳセンス
アンプは、基板に形成されたｎ型ウェル２２内に形成さ
れる。
この様な従来のビット線センスアンプにおいて、ＮＭＯ
ＳセンスアンブＮＳＡを構成する二つのれチャネルＭＯ
ＳトランジスタＱ ｎｌ． Ｑ ｎ２のバックゲートΦ
バイアス電位には、メモリセルのトランスファゲートと
同様負の基板バイアス電位ＶＳａが用いられていた。こ
れは′！Ｊ８図の断面構造から理解されるように、全て
のｎチャネルＭＯＳトランジスタは同じ基板領域に形成
されているためである。周辺回路用ｎチャネルＭＯＳト
ランジスタやメモリセルのトランスファゲートの都合か
ら言えば、バックゲート・バイアスを負電位にしておく
のは、入力ピンの“Ｌ″レベル側仕様や接合容量の低減
，トランジスタのバックゲート●バイアス依存性の低減
等の観点から好ましいことである。
ＳセンスアンブＮＳＡを構成する二つのれチャネルＭＯ
ＳトランジスタＱ ｎｌ． Ｑ ｎ２のバックゲートΦ
バイアス電位には、メモリセルのトランスファゲートと
同様負の基板バイアス電位ＶＳａが用いられていた。こ
れは′！Ｊ８図の断面構造から理解されるように、全て
のｎチャネルＭＯＳトランジスタは同じ基板領域に形成
されているためである。周辺回路用ｎチャネルＭＯＳト
ランジスタやメモリセルのトランスファゲートの都合か
ら言えば、バックゲート・バイアスを負電位にしておく
のは、入力ピンの“Ｌ″レベル側仕様や接合容量の低減
，トランジスタのバックゲート●バイアス依存性の低減
等の観点から好ましいことである。
しかし、ビット線センスアンプのＭＯＳトランジスタに
とっては、しきい値電圧が高くなってセンス速度や動作
マージンの点で問題が生じる。この点をより具体的に第
９図．第１０図を参照して説明する。
とっては、しきい値電圧が高くなってセンス速度や動作
マージンの点で問題が生じる。この点をより具体的に第
９図．第１０図を参照して説明する。
第９図は、センス動作時のビット線センスアンプの各部
の電位変化（ａ）とＮＭＯＳセンスアンブＮＳＡのトラ
ンジスタのしきい値電圧（ Ｖ ｔｈ）変化（ｂ）を示
している。ＮＭＯＳセンスアンブＮＳＡが動作を開始す
るのは、第８図（ａ）に示すように、共通ソースノード
の電位Ｖａと、“Ｈ”レヘル側のビット線電位の間にｎ
チャネルＭＯＳトランジスタＱ ｎｌ． Ｑ ｎ２のし
きい値電圧ｖｔｈ分の電位差がついた時である。即ち、
ＮＭＯＳセンスアンプＮＳＡの活性化信号ＳＥＮが“Ｈ
２レベルに立上がってから、時間１，だけ遅れてセンス
動作が開始される。このことから、ＭＯＳトランジスタ
Ｑ ｎｌ． Ｑ ｎ２のしきい値電圧ｖｔｈが大きい
程センス動作は遅れることになる。
の電位変化（ａ）とＮＭＯＳセンスアンブＮＳＡのトラ
ンジスタのしきい値電圧（ Ｖ ｔｈ）変化（ｂ）を示
している。ＮＭＯＳセンスアンブＮＳＡが動作を開始す
るのは、第８図（ａ）に示すように、共通ソースノード
の電位Ｖａと、“Ｈ”レヘル側のビット線電位の間にｎ
チャネルＭＯＳトランジスタＱ ｎｌ． Ｑ ｎ２のし
きい値電圧ｖｔｈ分の電位差がついた時である。即ち、
ＮＭＯＳセンスアンプＮＳＡの活性化信号ＳＥＮが“Ｈ
２レベルに立上がってから、時間１，だけ遅れてセンス
動作が開始される。このことから、ＭＯＳトランジスタ
Ｑ ｎｌ． Ｑ ｎ２のしきい値電圧ｖｔｈが大きい
程センス動作は遅れることになる。
また、ＤＲＡ，Ｍの高集積化に伴い、ＭＯＳトランジス
タの信頼性の観点から電源電圧ＶＣＣは低くなる傾向に
ある。この電源の低電圧化に伴い、ＭＯＳトランジスタ
のしきい値電圧もスケーリングされなければならない。
タの信頼性の観点から電源電圧ＶＣＣは低くなる傾向に
ある。この電源の低電圧化に伴い、ＭＯＳトランジスタ
のしきい値電圧もスケーリングされなければならない。
何故なら、ブリチャージ電位（１／２）Ｖｃｃ程度まで
しきい値電圧が大きくなると、ｎチャネルＭＯＳトラン
ジスタのセンスアンプは十分なセンス動作ができなくな
るからである。第７図の従来構成では、センス動作開始
前のｎチャネルＭＯＳトランジスタＱ ｎｌ，Ｑｎ２の
共通ソースノード電位は（１／２）Ｖｃｃのプリチャー
ジ電位になっており、バックゲート電位は（１／２）
Ｖｃｃ Ｖａａである。例えば、Ｖｃｃ− ５ Ｖ，
Ｖａａ− ３ Ｖ テあれば、５．５Ｖのバックゲ
ート・バイアスがかかることになる。
しきい値電圧が大きくなると、ｎチャネルＭＯＳトラン
ジスタのセンスアンプは十分なセンス動作ができなくな
るからである。第７図の従来構成では、センス動作開始
前のｎチャネルＭＯＳトランジスタＱ ｎｌ，Ｑｎ２の
共通ソースノード電位は（１／２）Ｖｃｃのプリチャー
ジ電位になっており、バックゲート電位は（１／２）
Ｖｃｃ Ｖａａである。例えば、Ｖｃｃ− ５ Ｖ，
Ｖａａ− ３ Ｖ テあれば、５．５Ｖのバックゲ
ート・バイアスがかかることになる。
第１０図は、ｎチャネルＭＯＳトランジスタの典型的な
しきい値電圧のバックゲート・バイアス特性を示してい
る。これから、従来のビット線センスアンプ構成ではセ
ンス動作開始前は第１０図のａ点、センス終了後はβ点
のしきい値電圧になる。実際のセンス動作時のＭＯＳト
ランジスタＱ ｎｌ， Ｑ ｎ２のしきい値電圧変化は
第９図（ｂ）に示す通りである。これを見て明らかなよ
うに従来構成では、センス動作開始前に最もしきい値電
圧の高い状態となり、従って゜センス動作の時間遅れ【
ｌが大きく、低電圧領域でのセンス動作が難しくなるこ
とがわかる。センス速度を向上させ、低電圧領域でのセ
ンス動作マージンを向上させるためには、ＮＭＯＳセン
スアンプを構成するＭＯＳトランジスタをデブレション
型にしない程度にそのしきい値電圧を低くすることが必
要なのである。
しきい値電圧のバックゲート・バイアス特性を示してい
る。これから、従来のビット線センスアンプ構成ではセ
ンス動作開始前は第１０図のａ点、センス終了後はβ点
のしきい値電圧になる。実際のセンス動作時のＭＯＳト
ランジスタＱ ｎｌ， Ｑ ｎ２のしきい値電圧変化は
第９図（ｂ）に示す通りである。これを見て明らかなよ
うに従来構成では、センス動作開始前に最もしきい値電
圧の高い状態となり、従って゜センス動作の時間遅れ【
ｌが大きく、低電圧領域でのセンス動作が難しくなるこ
とがわかる。センス速度を向上させ、低電圧領域でのセ
ンス動作マージンを向上させるためには、ＮＭＯＳセン
スアンプを構成するＭＯＳトランジスタをデブレション
型にしない程度にそのしきい値電圧を低くすることが必
要なのである。
（発明が解決しようとする課題）
以上のように高集積化したＤＲＡＭにおいては、従来の
ビット線センスアンプでは、ＮＭＯＳセンスアンプでバ
ック．ゲート・バイアス効果によりセンス速度が遅くな
り、また低電圧領域でのセンス動作マージンで低下する
、という問題があった。同様の問題はＤＲＡＭに限らず
、同様の条件で構成される集砧回路内の差動増幅器一般
にある。
ビット線センスアンプでは、ＮＭＯＳセンスアンプでバ
ック．ゲート・バイアス効果によりセンス速度が遅くな
り、また低電圧領域でのセンス動作マージンで低下する
、という問題があった。同様の問題はＤＲＡＭに限らず
、同様の条件で構成される集砧回路内の差動増幅器一般
にある。
本発明はこのような点に鑑みなされたもので、センス速
度と動作マージンの向上を図った差動増幅器を有する半
導体集積回路装置を提供することを目的とする。
度と動作マージンの向上を図った差動増幅器を有する半
導体集積回路装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は半導体集積回路内に形成されるＭＯＳトランジ
スタからなる差動増幅器を、半導体基板の他の回路領域
から電気的に分離されたウェル内に形成し、且つそのウ
ェル電位をＭＯＳトランジスタのしきい値電圧がセンス
動作時に低いレベルの一定値に保たれるように制御する
手段を設けたことを特徴とする。
スタからなる差動増幅器を、半導体基板の他の回路領域
から電気的に分離されたウェル内に形成し、且つそのウ
ェル電位をＭＯＳトランジスタのしきい値電圧がセンス
動作時に低いレベルの一定値に保たれるように制御する
手段を設けたことを特徴とする。
（作用）
このような構成とすれば、ウェル電位制御によって差動
増幅器の動作開始前にそのＭＯＳトランジスタのしきい
ｆＲ電圧を十分低い値に設定し、動作開始後もそのしき
い値電圧を保つことによって、高速のセンス動作が可能
となり、またセンス動作マージンの向上が図られる。
増幅器の動作開始前にそのＭＯＳトランジスタのしきい
ｆＲ電圧を十分低い値に設定し、動作開始後もそのしき
い値電圧を保つことによって、高速のセンス動作が可能
となり、またセンス動作マージンの向上が図られる。
（実施例）
以下、本発明をＤＲＡＭに適用した実施例を説明する。
第１図は、一実施例のＤＲＡＭのビット線センスアンプ
部の構成を示す等価回路である。従来の第７図と対応す
る部分には第７図と同一符号を付してある。ビット線セ
ンスアンプ１０１は、ｐチャネルＭＯＳトランジスタＱ
ｐ１． Ｑ ｐ２からなるフリップフロップ構成のＰ
ＭＯＳセンスアンプＰＳＡと、ｎチャネルＭＯＳトラン
ジスタＱ ｎｌ，Ｑｎ２からなるフリップフロップ構成
のＮＭＯＳセンスアンプＮＳＡにより構成される。そ６
基本構成は従来と同様である。この実施例では、後に説
明するようにＮＭＯＳセンスアンブＮＳＡは、半導体基
板上で他の回路領域から分離されたウェルに形成されて
おり、このウェルに対してウェル電位制御回路１０２が
設けられている。即ち、通常？基板バイアスＶＢ８とは
別に、ウェル電位制御回路１０２からの出力電位ＶＳａ
によりＮＭＯＳセンスアンプＮＳＡを構成する二つのｎ
チャネルＭＯＳトランジスタＱ ｎｌ， Ｑ ｎ２の基
板電位を制御するようになり，ている。
部の構成を示す等価回路である。従来の第７図と対応す
る部分には第７図と同一符号を付してある。ビット線セ
ンスアンプ１０１は、ｐチャネルＭＯＳトランジスタＱ
ｐ１． Ｑ ｐ２からなるフリップフロップ構成のＰ
ＭＯＳセンスアンプＰＳＡと、ｎチャネルＭＯＳトラン
ジスタＱ ｎｌ，Ｑｎ２からなるフリップフロップ構成
のＮＭＯＳセンスアンプＮＳＡにより構成される。そ６
基本構成は従来と同様である。この実施例では、後に説
明するようにＮＭＯＳセンスアンブＮＳＡは、半導体基
板上で他の回路領域から分離されたウェルに形成されて
おり、このウェルに対してウェル電位制御回路１０２が
設けられている。即ち、通常？基板バイアスＶＢ８とは
別に、ウェル電位制御回路１０２からの出力電位ＶＳａ
によりＮＭＯＳセンスアンプＮＳＡを構成する二つのｎ
チャネルＭＯＳトランジスタＱ ｎｌ， Ｑ ｎ２の基
板電位を制御するようになり，ている。
第３図は、そのビット線センスアンプの構成に対応する
要部構造である。この実施例では、ｎ型シリコン基板１
を用い、そのメモリセル領域にｐ型ウェル２，が形成さ
れ、これとは別にビット線センスアンプのＮＭＯＳセン
スアンプＮＳＡ部を構成するｐ型ウェル２■が形成され
ている。図では、ｐ型ウェル２ｌには一つのメモリセル
を示している。即ちｐ型ウェル２１にゲート絶縁膜４を
介してゲート電極５が形成され、このゲート電極５に自
己整合されてソース．ドレインとなるｎ型層３１．３２
が形成されて、トランスファゲートＭＯＳトランジスタ
が構成されている。またこのＭＯＳトランジスタのソー
スｎ型層３２とつながるｎ型層上にキャパシタ絶縁Ｈ６
を介してキャパシタ電極７が形成されてＭＯＳキャパシ
タが構成？れている。このメモリセル領域のｐ型ウェル
２，に負の基板バイアスＶＢＢを与えるためｐ＋型層８
が形成されている。ＮＭＯＳセンスアンプＮＳＡ部のｐ
型ウェル２■には、フリツブフロツブを構成する二つの
ｎチャネルＭＯＳトランジスタが形成されている。図で
はその内一つのＭＯＳトランジスタのみが示されている
。即ちゲート絶縁膜１０を介してゲート電極１１が形成
され、このゲート電極１１に自己整合されてソース，ド
レインとなるｎ”型層９１．９２が形成されている。
要部構造である。この実施例では、ｎ型シリコン基板１
を用い、そのメモリセル領域にｐ型ウェル２，が形成さ
れ、これとは別にビット線センスアンプのＮＭＯＳセン
スアンプＮＳＡ部を構成するｐ型ウェル２■が形成され
ている。図では、ｐ型ウェル２ｌには一つのメモリセル
を示している。即ちｐ型ウェル２１にゲート絶縁膜４を
介してゲート電極５が形成され、このゲート電極５に自
己整合されてソース．ドレインとなるｎ型層３１．３２
が形成されて、トランスファゲートＭＯＳトランジスタ
が構成されている。またこのＭＯＳトランジスタのソー
スｎ型層３２とつながるｎ型層上にキャパシタ絶縁Ｈ６
を介してキャパシタ電極７が形成されてＭＯＳキャパシ
タが構成？れている。このメモリセル領域のｐ型ウェル
２，に負の基板バイアスＶＢＢを与えるためｐ＋型層８
が形成されている。ＮＭＯＳセンスアンプＮＳＡ部のｐ
型ウェル２■には、フリツブフロツブを構成する二つの
ｎチャネルＭＯＳトランジスタが形成されている。図で
はその内一つのＭＯＳトランジスタのみが示されている
。即ちゲート絶縁膜１０を介してゲート電極１１が形成
され、このゲート電極１１に自己整合されてソース，ド
レインとなるｎ”型層９１．９２が形成されている。
このｐ型ウェル２■には、メモリセル領域のｐ型ウェル
２Ｉとは別に前述のウェル電位制御回路からの出力ＶＳ
Ｂを印加する端子として、ｐ＋Ｗ層１２が形成されてい
る。ＰＭＯＳセンスアンプＰＳＡを構成するフリップフ
ロップは、ｎ型基板１上に形成されている。図ではやは
りそのうち一つ、ゲート絶縁膜１４．ゲート電極１５，
ソース，ドレインｐ１型層１３１．１３■からなるｐチ
ャネルＭＯＳトランジスタが示されている。ｎ型基板１
には、電源電位ＶＣＣを基板電位として与える端子層で
あるｎ゜型層１６が形成されている。
２Ｉとは別に前述のウェル電位制御回路からの出力ＶＳ
Ｂを印加する端子として、ｐ＋Ｗ層１２が形成されてい
る。ＰＭＯＳセンスアンプＰＳＡを構成するフリップフ
ロップは、ｎ型基板１上に形成されている。図ではやは
りそのうち一つ、ゲート絶縁膜１４．ゲート電極１５，
ソース，ドレインｐ１型層１３１．１３■からなるｐチ
ャネルＭＯＳトランジスタが示されている。ｎ型基板１
には、電源電位ＶＣＣを基板電位として与える端子層で
あるｎ゜型層１６が形成されている。
第４図は、他の構造例である。第３図と異なりこの例で
はｐ型シリコン基板２１を用いている。
はｐ型シリコン基板２１を用いている。
メモリセル部はこのｐ型基板２１領域に形成される。ビ
ット線センスアンプ部はこのｐ型基板２１に形成された
ｎ型ウェル２２に形成されている。
ット線センスアンプ部はこのｐ型基板２１に形成された
ｎ型ウェル２２に形成されている。
即ちｎ型ウェル２２内に更にｐ型ウェル２２が形成され
、ここに第３図と同様にＮＭＯＳセンスアンプＮＳＡが
形成され、ｎ型ウェル２２にＰＭＯＳセンスアンプＰＳ
Ａが形成されている。
、ここに第３図と同様にＮＭＯＳセンスアンプＮＳＡが
形成され、ｎ型ウェル２２にＰＭＯＳセンスアンプＰＳ
Ａが形成されている。
第３図と同様、ＮＭＯＳセンスアンブＮＳＡが形成され
たｐ型ウェル２２には、他の回路領域とは別にウェル電
位を与える端子領域としてｐ＋型層１２が形成されてい
る。
たｐ型ウェル２２には、他の回路領域とは別にウェル電
位を与える端子領域としてｐ＋型層１２が形成されてい
る。
第２図（ａ）（ｂ）は、第１図におけるウェル電位制御
回路１０２の構成例であり、第２図（Ｃ）はその制御信
号発生回路である。第２図（ａ）の回路は、ブリチャー
ジ電位（１／２）Ｖｃｃと接地電位ＶＳＳ間に接続され
たｎチャネルＭＯＳトランジスタＱｎ４とキャパシタＣ
Ｓａからなる積分回路と、キャパシタＣＳＢの電荷を放
電するためのｎチャネルＭＯＳトランジスタＱｎ５とか
ら構成されている。
回路１０２の構成例であり、第２図（Ｃ）はその制御信
号発生回路である。第２図（ａ）の回路は、ブリチャー
ジ電位（１／２）Ｖｃｃと接地電位ＶＳＳ間に接続され
たｎチャネルＭＯＳトランジスタＱｎ４とキャパシタＣ
Ｓａからなる積分回路と、キャパシタＣＳＢの電荷を放
電するためのｎチャネルＭＯＳトランジスタＱｎ５とか
ら構成されている。
ＭＯＳトランジスタＱｎ４とＱｎ５のゲートには、相補
信号φＳＴＲとφＳＴＲが入力されるＯ相捕信号φ，↑
、とφＳＴＲは、第２図（ｅ）に示されるように、ロウ
・アドレスφストローブ信号（ＲＡＳ）が“Ｌ”レベル
になった時に立上がる信号ＲＡＳと、ＮＭＯＳセンスア
ンブＮＳＡの活性化信号ＳＥＮによりつくられる。信号
ＲＡＳおよびＳＥＮが“Ｌ’ レベルの間は、ＳＥＮが
インバータＧ１により反転されてＮＡＮＤゲートＧ２に
入るから、ＮＡＮＤゲー｝ Ｇ ２の出力は′Ｈ”レベ
ルであり、従ってインバータＧ，により制御信号φＳＴ
，ｌは“Ｌ１レベルである。信号ＲＡＳが立上がること
によって制御信号φＳＴＲが立上り、その後所定時間た
って活性化信号ＳＥＮが立上がることにより、この制御
信号φＳＴＲは立ち下がる。
信号φＳＴＲとφＳＴＲが入力されるＯ相捕信号φ，↑
、とφＳＴＲは、第２図（ｅ）に示されるように、ロウ
・アドレスφストローブ信号（ＲＡＳ）が“Ｌ”レベル
になった時に立上がる信号ＲＡＳと、ＮＭＯＳセンスア
ンブＮＳＡの活性化信号ＳＥＮによりつくられる。信号
ＲＡＳおよびＳＥＮが“Ｌ’ レベルの間は、ＳＥＮが
インバータＧ１により反転されてＮＡＮＤゲートＧ２に
入るから、ＮＡＮＤゲー｝ Ｇ ２の出力は′Ｈ”レベ
ルであり、従ってインバータＧ，により制御信号φＳＴ
，ｌは“Ｌ１レベルである。信号ＲＡＳが立上がること
によって制御信号φＳＴＲが立上り、その後所定時間た
って活性化信号ＳＥＮが立上がることにより、この制御
信号φＳＴＲは立ち下がる。
これにより、第２図（ａ）の制御回路からは、信号ＲＡ
Ｓに同期して所定の時定数で立上り、次いで立ち下がる
という出力電位ＶＳａが得られる。この出力電位ＶＳＢ
がウェル電位としてＮＭＯＳセンスアンプＮＳＡ部のｐ
型ウェル２２に与えられる．第２図（ｂ）の回路は、第
２図（ａ）の回路に対して更に、ｎチャネルＭＯＳトラ
ンジスタＱ ｎ６，Ｑｎ７をドライバとし、ｐチャネル
ＭＯＳトランジスタＱ ｐ４． Ｑ ｐ５を負荷とする
カレントミラー型差動増幅器を用いて、ＮＭＯＳセンス
アンブＮＳＡの共通ソース・ノード電位Ｖａをモニタし
て、放電用ＭＯＳトランジスタＱｎ５を制御するように
したものである。電源側には、制御信号φＳＴＲにより
制御される活性化用ｐチャネルＭＯＳトランジスタＱｐ
Ｏが設けられている。このカレントミラー型差動増幅器
は、制御信号φＳＴＨにより活性化されるが、共通ソー
ス・ノード電位Ｖａが所定の参照電位Ｖ ｒｅｆ以下に
なった時に放電用ＭＯＳトランジスタＱｎ５がオン制御
され、これにより基板電位制御出力ＶＳＢの電位変化を
共通ソース・ノード電位Ｖａに追随させるようにしてい
る。
Ｓに同期して所定の時定数で立上り、次いで立ち下がる
という出力電位ＶＳａが得られる。この出力電位ＶＳＢ
がウェル電位としてＮＭＯＳセンスアンプＮＳＡ部のｐ
型ウェル２２に与えられる．第２図（ｂ）の回路は、第
２図（ａ）の回路に対して更に、ｎチャネルＭＯＳトラ
ンジスタＱ ｎ６，Ｑｎ７をドライバとし、ｐチャネル
ＭＯＳトランジスタＱ ｐ４． Ｑ ｐ５を負荷とする
カレントミラー型差動増幅器を用いて、ＮＭＯＳセンス
アンブＮＳＡの共通ソース・ノード電位Ｖａをモニタし
て、放電用ＭＯＳトランジスタＱｎ５を制御するように
したものである。電源側には、制御信号φＳＴＲにより
制御される活性化用ｐチャネルＭＯＳトランジスタＱｐ
Ｏが設けられている。このカレントミラー型差動増幅器
は、制御信号φＳＴＨにより活性化されるが、共通ソー
ス・ノード電位Ｖａが所定の参照電位Ｖ ｒｅｆ以下に
なった時に放電用ＭＯＳトランジスタＱｎ５がオン制御
され、これにより基板電位制御出力ＶＳＢの電位変化を
共通ソース・ノード電位Ｖａに追随させるようにしてい
る。
この実施例のビット線センスアンプの動作を次に第５図
を参照して説明する。第５図は、ウェル電位制御回路１
０２として第２図（ａ ）の回路を用いた場合の動作波
形である。ＤＲＡＭチップが活性化され、ＲＡＳアクテ
ィブ会サイクルに入って信号ＲＡＳが立上がると、前述
のように制御信号φＳＴＲが“Ｈ” レベルになる。こ
れにより第２図（ａ）の回路でＭＯＳトランジスタＱｎ
４がオン，Ｑｎ５がオフとなり、ＭＯＳトランジスタＱ
ｎ４を通してキャパシタＣＳＢに充電が開始される。こ
の結果、ビット線センスアンブ゜が活性化される前に出
力ＶＳａがブリチャージ電位（１／２）Ｖｃｃに設定さ
れる。この出力ＶＳａがｐ型ウェル２２に与えられるか
ら、ＮＭＯＳセンスアンプＮＳＡのＭＯＳトランジスタ
Ｑ ｎｌ， Ｑ ｎ２のバックゲート電圧はＯｖとなり
、これらのしきい値電圧は第５図（ｂ）に示すように低
い値に設定される。その後活性化信号ＳＥＮが“Ｈ１レ
ベル，ＳＥＰが”Ｌ１レベルになり、センス動作が開始
される。このとき制御信号φｓＴＲは“Ｌ゜レベルにな
り、第２図（ａ）においてＭＯＳトランジスタＱｎ４が
オフ，Ｑｎ５がオンになる。これにより、キャパシタＣ
ＳＢの電荷はＭＯＳトランジスタＱｎ５を介して放電さ
れ、出力ＶＳＩ＋は低下する。この出力電位ＶＳＢの電
位低下は、第５図（ｂ）に示すようにＮＭＯＳセンスア
ンブＮＳＡの共通ソース・ノードの電位Ｖａの低下に追
随するように、ＭＯＳトランジスタＱｎ５の素子寸法が
設定されている。これによってＮＭＯＳセンスアンブＮ
ＳＡのＭＯＳトランジスタＱ ｎｌ， Ｑ ｎ２のバッ
クゲート電圧がほぼ一定に保たれた状態でセンス動作が
行われる。即ちこれらのＭＯＳトランジスタＱ ｎｌ，
Ｑ ｎ２のしきい値電圧は、第５図（ｂ）に示すよう
に、センス動作開始の直前からセンス動作を行う間低い
値に保たれる。
を参照して説明する。第５図は、ウェル電位制御回路１
０２として第２図（ａ ）の回路を用いた場合の動作波
形である。ＤＲＡＭチップが活性化され、ＲＡＳアクテ
ィブ会サイクルに入って信号ＲＡＳが立上がると、前述
のように制御信号φＳＴＲが“Ｈ” レベルになる。こ
れにより第２図（ａ）の回路でＭＯＳトランジスタＱｎ
４がオン，Ｑｎ５がオフとなり、ＭＯＳトランジスタＱ
ｎ４を通してキャパシタＣＳＢに充電が開始される。こ
の結果、ビット線センスアンブ゜が活性化される前に出
力ＶＳａがブリチャージ電位（１／２）Ｖｃｃに設定さ
れる。この出力ＶＳａがｐ型ウェル２２に与えられるか
ら、ＮＭＯＳセンスアンプＮＳＡのＭＯＳトランジスタ
Ｑ ｎｌ， Ｑ ｎ２のバックゲート電圧はＯｖとなり
、これらのしきい値電圧は第５図（ｂ）に示すように低
い値に設定される。その後活性化信号ＳＥＮが“Ｈ１レ
ベル，ＳＥＰが”Ｌ１レベルになり、センス動作が開始
される。このとき制御信号φｓＴＲは“Ｌ゜レベルにな
り、第２図（ａ）においてＭＯＳトランジスタＱｎ４が
オフ，Ｑｎ５がオンになる。これにより、キャパシタＣ
ＳＢの電荷はＭＯＳトランジスタＱｎ５を介して放電さ
れ、出力ＶＳＩ＋は低下する。この出力電位ＶＳＢの電
位低下は、第５図（ｂ）に示すようにＮＭＯＳセンスア
ンブＮＳＡの共通ソース・ノードの電位Ｖａの低下に追
随するように、ＭＯＳトランジスタＱｎ５の素子寸法が
設定されている。これによってＮＭＯＳセンスアンブＮ
ＳＡのＭＯＳトランジスタＱ ｎｌ， Ｑ ｎ２のバッ
クゲート電圧がほぼ一定に保たれた状態でセンス動作が
行われる。即ちこれらのＭＯＳトランジスタＱ ｎｌ，
Ｑ ｎ２のしきい値電圧は、第５図（ｂ）に示すよう
に、センス動作開始の直前からセンス動作を行う間低い
値に保たれる。
こうしてこの実施例によれば、活性化信号ＳＥＮが立っ
てからＮＭＯＳセンスアンプＮＳＡによるセンス動作が
始まるまでの時間ｔ２が、第９図（ａ）に示した従来例
での時間ｔ，と比較して明らかなように大きく短縮され
る。また電源電圧ＶＣＣが低いものとな−）ｈとしても
、電圧的に余裕を持ったセンス動作を行うことができる
。つまり、ビット線センスアンプのうち“Ｌ″レベル側
の微小信号増幅を行うＮＭＯＳセンスアンブＮＳＡが高
速化され、また高い動作マージンが得られる結果、高集
桔化ＤＲＡＭの性能向上が図られる。
てからＮＭＯＳセンスアンプＮＳＡによるセンス動作が
始まるまでの時間ｔ２が、第９図（ａ）に示した従来例
での時間ｔ，と比較して明らかなように大きく短縮され
る。また電源電圧ＶＣＣが低いものとな−）ｈとしても
、電圧的に余裕を持ったセンス動作を行うことができる
。つまり、ビット線センスアンプのうち“Ｌ″レベル側
の微小信号増幅を行うＮＭＯＳセンスアンブＮＳＡが高
速化され、また高い動作マージンが得られる結果、高集
桔化ＤＲＡＭの性能向上が図られる。
第６図は、本発明の他の実施例のビット線センスアンプ
部の構成を示す等価回路である。その基本構造は先の実
施例の第３図或いは第４図と同様に、ＮＭＯＳセンスア
ンプＮＳＡ部が他の回路領域から分離されたｐ型ウェル
に形成される。この実施例の場合、このＮＭＯＳセンス
アンプＮＳＡの共通ソースψノードがそのまま、−これ
が形成されたｐ型ウェルに接続される。つまり共通ソー
スｅノードの電位Ｖａをそのままｐ型ウェル電位とする
。
部の構成を示す等価回路である。その基本構造は先の実
施例の第３図或いは第４図と同様に、ＮＭＯＳセンスア
ンプＮＳＡ部が他の回路領域から分離されたｐ型ウェル
に形成される。この実施例の場合、このＮＭＯＳセンス
アンプＮＳＡの共通ソースψノードがそのまま、−これ
が形成されたｐ型ウェルに接続される。つまり共通ソー
スｅノードの電位Ｖａをそのままｐ型ウェル電位とする
。
この実施例の場合、ＮＭＯＳセンスアンプＮＳＡのＭＯ
ＳトランジスタＱ ｎｌ， Ｑ ｎ２のバックゲート電
圧は常にゼロとなる。従ってこれらのしきい値電圧を予
めバックゲート・バイアスが零の状態で十分低い値にな
るように素子形成条件を設定しておけば、￥Ｓ５図に一
点鎖線で示したようにこれがセンス動作の前後に亙って
常に低い一定値に保たれる。これにより、先の実施例と
同様の効果が得られる。
ＳトランジスタＱ ｎｌ， Ｑ ｎ２のバックゲート電
圧は常にゼロとなる。従ってこれらのしきい値電圧を予
めバックゲート・バイアスが零の状態で十分低い値にな
るように素子形成条件を設定しておけば、￥Ｓ５図に一
点鎖線で示したようにこれがセンス動作の前後に亙って
常に低い一定値に保たれる。これにより、先の実施例と
同様の効果が得られる。
以上の実施例においては、ＤＲＡＭのビット線センスア
ンプを構成するＮＭＯＳセンスアンプ側に本発明を適用
した場合を説明した。これは、ＰＭＯＳセンスアンプと
ＮＭＯＳセンスアンプからなるビット線センスアンプ（
ＣＭＯＳ差動増幅器）では微小電位を先にセンスするの
がＮＭＯＳセンスアンプだからである。しかしＰＭＯＳ
差勤増幅器が同様に微小信号増幅を行うものとして用い
られる場合には、これに本発明を適用することができる
。また以上では専らＤＲＡＭのビット線センスアンプに
ついて説明したが、ＳＲＡＭなどの他の半導体メモリや
各種論理集積回路等にも本発明を適用することができる
。
ンプを構成するＮＭＯＳセンスアンプ側に本発明を適用
した場合を説明した。これは、ＰＭＯＳセンスアンプと
ＮＭＯＳセンスアンプからなるビット線センスアンプ（
ＣＭＯＳ差動増幅器）では微小電位を先にセンスするの
がＮＭＯＳセンスアンプだからである。しかしＰＭＯＳ
差勤増幅器が同様に微小信号増幅を行うものとして用い
られる場合には、これに本発明を適用することができる
。また以上では専らＤＲＡＭのビット線センスアンプに
ついて説明したが、ＳＲＡＭなどの他の半導体メモリや
各種論理集積回路等にも本発明を適用することができる
。
［発明の効果１
以上述べたように本発明によれば、５集積回路内に構成
されるＭＯＳトランジスタを用いた差動増幅器のセンス
用ＭＯＳトランジスタを、半導体基板の他の回路領域か
ら分離されたウェルに形成し、そのウェルを基板バイア
スとは別のウェル電位を・与えて制御することにより、
センス用ＭＯＳトランジスタのセンス動作時のしきい値
電圧を低く保ち、もってセンス速度と低電圧領域でセン
ス動作マージンの向上を図った集積回路を得ることがで
きる。
されるＭＯＳトランジスタを用いた差動増幅器のセンス
用ＭＯＳトランジスタを、半導体基板の他の回路領域か
ら分離されたウェルに形成し、そのウェルを基板バイア
スとは別のウェル電位を・与えて制御することにより、
センス用ＭＯＳトランジスタのセンス動作時のしきい値
電圧を低く保ち、もってセンス速度と低電圧領域でセン
ス動作マージンの向上を図った集積回路を得ることがで
きる。
第１図は本発明の一実施例のＤＲＡＭにおけるビット線
センスアンプ部の等価回路図、第２図（ａ）〜（ｃ）は
そのウェル電位制御回路と制御信号発生回路を示す図、
第３図はそのビット線センスアンプの要部構造を示す断
面図、第４図は他の構造例を示す断面図、第５図はその
ビット線センスアンプの動作を説明するための波形図、
第６図は他の実施例のビット線センスアンプ部の構成を
示す等価回路図、第７図は従来のビット線センスアンプ
部の構成を示す等価回路図、第８図はその要部構造を示
す断面図、第９図はそのビット線センスアンプの動作を
説明するための波形図、第１０図はＭＯＳトランジスタ
のしきい値のバックゲート電圧依存性を示す図である。 １０１・・・ビット線センスアンプ、１０２・・・ウェ
ル電位制御回路、ＮＳＡ・・・ＮＭＯＳセンスアンプ、
Ｐ Ｓ Ａ ・Ｐ Ｍ Ｏ Ｓセンスアンプ、Ｑ ｎｌ
， Ｑ ｎ２・・・センス用ｎチャネルＭＯＳ｝ランジ
ス．夕、Ｑｐｌ，Ｑｐ２・・・センス用ｐチャネルＭＯ
Ｓトランジスタ、Ｑｎ３・・・活性化用ｎチャネルＭＯ
Ｓトランジスタ、Ｑｐ３・・・活性化用ｐチャネルＭＯ
Ｓトランジスタ、１・・・ｎ型シリコン基板、２１ ＊
２２・・・ｐ型ウェル、２１・・・ｐ型シリコン基
板、２２・・・ｎ型ウェル。 Ｖｃｃ 第１図 出願人代理人 弁理士 鈴江武彦 （ａ） （ｂ） 第 図 第 図 第 図
センスアンプ部の等価回路図、第２図（ａ）〜（ｃ）は
そのウェル電位制御回路と制御信号発生回路を示す図、
第３図はそのビット線センスアンプの要部構造を示す断
面図、第４図は他の構造例を示す断面図、第５図はその
ビット線センスアンプの動作を説明するための波形図、
第６図は他の実施例のビット線センスアンプ部の構成を
示す等価回路図、第７図は従来のビット線センスアンプ
部の構成を示す等価回路図、第８図はその要部構造を示
す断面図、第９図はそのビット線センスアンプの動作を
説明するための波形図、第１０図はＭＯＳトランジスタ
のしきい値のバックゲート電圧依存性を示す図である。 １０１・・・ビット線センスアンプ、１０２・・・ウェ
ル電位制御回路、ＮＳＡ・・・ＮＭＯＳセンスアンプ、
Ｐ Ｓ Ａ ・Ｐ Ｍ Ｏ Ｓセンスアンプ、Ｑ ｎｌ
， Ｑ ｎ２・・・センス用ｎチャネルＭＯＳ｝ランジ
ス．夕、Ｑｐｌ，Ｑｐ２・・・センス用ｐチャネルＭＯ
Ｓトランジスタ、Ｑｎ３・・・活性化用ｎチャネルＭＯ
Ｓトランジスタ、Ｑｐ３・・・活性化用ｐチャネルＭＯ
Ｓトランジスタ、１・・・ｎ型シリコン基板、２１ ＊
２２・・・ｐ型ウェル、２１・・・ｐ型シリコン基
板、２２・・・ｎ型ウェル。 Ｖｃｃ 第１図 出願人代理人 弁理士 鈴江武彦 （ａ） （ｂ） 第 図 第 図 第 図
Claims (5)
- （１）ゲート、ドレインを交差接続し、ソースを共通接
続した二つのＭＯＳトランジスタにより構成される差動
増幅器を含む回路が集積形成された半導体集積回路装置
において、前記差動増幅器は、半導体基板に形成された
他の回路領域から、分離された逆導電型ウェル内に形成
され、且つその逆導電型ウェルにセンス動作の前後に亙
って前記ＭＯＳトランジスタのしきい値電圧を一定に保
つように電位を与えるウェル電位制御手段を備えたこと
を特徴とする半導体集積回路装置。 - （２）ゲート、ドレインを交差接続し、ソースを共通接
続した二つのＭＯＳトランジスタにより構成される差動
増幅器を含む回路が集積形成された半導体集積回路装置
において、前記差動増幅器は、第１導電型半導体基板に
形成された第２導電型ウェル内に第１導電型ウェルが形
成されてこの第１導電型ウェル内に形成され、且つその
第１導電型ウェルにセンス動作の前後に亙って前記ＭＯ
Ｓトランジスタのしきい値電圧を一定に保つように電位
を与えるウェル電位制御手段を備えたことを特徴とする
半導体集積回路装置。 - （３）半導体基板と、この基板に形成され他の回路領域
から電気的に分離されたウェル領域と、このウェル領域
内に形成された二つのＭＯＳトランジスタのゲート、ド
レインを交差接続して構成された差動増幅器と、この差
動増幅器の共通ソース・ノードに接続された活性化用Ｍ
ＯＳトランジスタと、前記差動増幅器の活性化時に前記
ウェル領域に前記共通ソース・ノードの電位変化に追随
して変化する電位を与えるウェル電位制御回路とを備え
たことを特徴とする半導体集積回路装置。 - （４）半導体集積回路はダイナミックＲＡＭであり、差
動増幅器はビット線センスアンプを構成するフリップフ
ロップである請求項１、２または３のいずれかに記載の
半導体集積回路装置。 - （５）ゲート、ドレインを交差接続し、ソースを共通接
続した二つのｐチャネルＭＯＳトランジスタからなるＰ
ＭＯＳセンスアンプと、ゲート、ドレインを交差接続し
、ソースを共通接続した二つｎチャネルＭＯＳトランジ
スタかなからなるＮＭＯＳセンスアンプＳをビット線に
接続して構成されたビット線センスアンプを有するダイ
ナミックＲＡＭにおいて、前記ＮＭＯＳセンスアンプは
、半導体基板の他の回路領域から分離されたｐ型ウェル
内に形成され、且つその共通ソース・ノードがそのｐ型
ウェルに接続されていることを特徴とするダイナミック
ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053155A JP2835064B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053155A JP2835064B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10055096A Division JPH10214485A (ja) | 1998-03-06 | 1998-03-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231760A true JPH02231760A (ja) | 1990-09-13 |
| JP2835064B2 JP2835064B2 (ja) | 1998-12-14 |
Family
ID=12934956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053155A Expired - Lifetime JP2835064B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2835064B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162567A (ja) * | 1990-10-25 | 1992-06-08 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH04345990A (ja) * | 1991-05-24 | 1992-12-01 | Nec Corp | 半導体メモリ用センス増幅器 |
| US5412605A (en) * | 1993-02-25 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5646900A (en) * | 1995-01-12 | 1997-07-08 | Mitsubishi Denki Kabushiki Kaisha | Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device |
| US5668755A (en) * | 1995-06-09 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having well region |
| US5696727A (en) * | 1994-09-14 | 1997-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device provided with sense amplifier capable of high speed operation with low power consumption |
| KR100436052B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 에스램셀의웰전위제어를통해누설전류를감소시킨에스램 |
| JP2006173640A (ja) * | 1993-12-03 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
| DE102005057788A1 (de) * | 2005-12-03 | 2007-06-06 | Infineon Technologies Ag | Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen |
| US7262662B2 (en) | 2004-04-19 | 2007-08-28 | Asahi Kasei Microsystems Co., Ltd. | Operational amplifier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187856A (ja) * | 1988-01-22 | 1989-07-27 | Hitachi Ltd | 半導体集積回路 |
-
1989
- 1989-03-06 JP JP1053155A patent/JP2835064B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187856A (ja) * | 1988-01-22 | 1989-07-27 | Hitachi Ltd | 半導体集積回路 |
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| US6256246B1 (en) | 1993-02-25 | 2001-07-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5412605A (en) * | 1993-02-25 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2006173640A (ja) * | 1993-12-03 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
| US5696727A (en) * | 1994-09-14 | 1997-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device provided with sense amplifier capable of high speed operation with low power consumption |
| US5646900A (en) * | 1995-01-12 | 1997-07-08 | Mitsubishi Denki Kabushiki Kaisha | Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device |
| US5668755A (en) * | 1995-06-09 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having well region |
| KR100436052B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 에스램셀의웰전위제어를통해누설전류를감소시킨에스램 |
| US7262662B2 (en) | 2004-04-19 | 2007-08-28 | Asahi Kasei Microsystems Co., Ltd. | Operational amplifier |
| DE102005057788A1 (de) * | 2005-12-03 | 2007-06-06 | Infineon Technologies Ag | Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen |
| US7548476B2 (en) | 2005-12-03 | 2009-06-16 | Qimonda Ag | Integrated circuit and method of operating such a circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2835064B2 (ja) | 1998-12-14 |
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