TWI489455B - 不具專用通閘電晶體之差動感測放大器 - Google Patents

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Description

不具專用通閘電晶體之差動感測放大器 發明領域
本發明大體有關於半導體記憶體，且更具體而言，有關於用以感測儲存在一記憶體晶胞陣列之複數記憶體晶胞中之資料的一感測放大器。
 發明背景
半導體記憶體被使用在電腦、伺服器、諸如手機等的手持式裝置、印表機，及許多另外的電子裝置及應用中。一半導體記憶體包含一記憶體陣列中的複數記憶體晶胞，每一記憶體晶胞儲存至少一位元的資訊。動態隨機存取記憶體(DRAM)是此等半導體記憶體的一範例。本發明較佳地用DRAM來實施。因此，以下說明參照一DRAM作為一非限制性範例而提供。
一感測放大器用以經由一條線，所謂的位元線來為複數記憶體晶胞定址。更具體而言，習知的感測放大器是一差動放大器，以一位元線及用作一參考線的一互補位元線來運作檢測並放大該位元線對上的電壓差。
如第1圖中所示者，一習知的感測放大器電路包含以塊狀矽CMOS技術製成的十一個電晶體T21、T22、T31、T32、T10、T40、T50、T61、T62、T72、T71。
一感測放大器用以感測及回寫儲存在記憶體晶胞中的資料，以及讀取該資料並將新資料寫入該等晶胞。一記憶 體晶胞C由控制一晶胞存取電晶體Mc之閘極的一字線WL來定址，該晶胞存取電晶體Mc將晶胞C連接至一位元線BL。為了簡化，僅晶胞陣列的一字線WL及一記憶體晶胞C繪示在感測放大器左手邊。
一習知的感測放大器一般包含：- 第一CMOS反相器，其輸出被連接至位元線BL且輸入被連接至互補位元線/BL，- 第二CMOS反相器，其輸出被連接至互補位元線/BL且輸入被連接至位元線BL，每一CMOS反相器包含：- 一上拉電晶體T21、T22，具有一汲極及一源極，及- 一下拉電晶體T31、T32，具有一汲極及一源極，每一CMOS反相器之上拉電晶體T21、T22及下拉電晶體T31、T32具有一共用汲極。
下拉電晶體T31、T32之源極被連接至一腳開關電晶體T40，T40本身被連接至提供一低供應電壓VLsupply ，通常在一稱作地GND的一低電壓位準VBLL 的下拉電壓源，並由一腳開關控制信號ΦNSW 來控制。低供應電壓VLsupply 之地電平被用作感測放大器中的其他電壓位準的參考。在第1圖所示之電路中，腳開關電晶體T40是一N-MOS電晶體。當腳開關控制信號ΦNSW 為高態時，腳開關電晶體T40傳導，且地電壓被傳送至下拉電晶體T31、T32之共用源極節點。當腳開關控制信號ΦNSW 為低態時，腳開關電晶體T40被阻絕且下拉電晶體T31、T32之共用源極節點並未被下拉。
上拉電晶體T21、T22之源極被連接至一頭開關電晶體T10，T10自身被連接至提供一高供應電壓VHsupply ，通常在一高電壓位準VBLH ，諸如VDD的一上拉電壓源，且由一頭開關控制信號ΦPSW 來控制。在第1圖所示之電路中，頭開關電晶體T10是一P-MOS電晶體。當頭開關控制信號ΦPSW 為低態時，頭開關電晶體T10傳導，且高供應電壓VHsupply 被傳送至上拉電晶體T21、T22之源極。當控制信號ΦPSW 為高態時，頭開關電晶體T10被阻絕，且上拉電晶體T21、T22之共用源極節點並未被上拉，即上拉電晶體T21、T22之共用源極節點之電壓是浮動的。
當頭及腳開關電晶體T10及T40均截止，即頭開關控制信號ΦPSW 為高態，且腳開關控制信號ΦNSW 為低態時，感測放大器中的所有節點均是浮動的。
感測放大器進一步包含一對專用預先充電電晶體T61、T62，預先充電電晶體T61、T62分別被耦接至位元線BL及互補位元線/BL，並被配置成將位元線BL、/BL預先充電至一預先充電電壓VPCH ，VPCH 通常是高供應電壓VHsupply 與低供應電壓VLsupply 之間的均值。此均值通常是高供應電壓VHsupply 高值的一半，即VBLH /2，因為低供應電壓VLsupply 之低電壓位準GND被用作其他電壓之參考，且高供應電壓VHsupply 及低供應電壓VLsupply 通常分別在它們的高及低電壓位準。一預先充電控制信號ΦPCH 被應用於該預先充電電晶體T61、T62之閘極。
感測放大器進一步包含一等化電晶體T50，等化電晶體 T50之源極/汲極端分別被耦接至位元線BL、/BL之一，且其閘極由一等化控制信號ΦEQL 控制。第1圖中所示電路之等化電晶體T50是一N-MOS型電晶體。
感測放大器進一步包含二專用通閘電晶體T71、T72，它們的閘極由一解碼控制信號YDEC 控制。通閘電晶體T71、T72中的每一者將位元線BL、/BL中的一者連接至一全域位元線IO、/IO，也稱作進出線。通閘電晶體T71、T72用以在位元線BL、/BL與全域位元線IO、/IO之間傳輸資料。
儘管感測放大器在技術上是必需的，但是從經濟觀點來看，感測放大器可被視為記憶體陣列之服務電路，且因此為增加整個電路面積並因而也增加製造成本的總支出。
因此，持續致力於使此等感測放大器所占面積最小化。
 發明簡短說明
本發明之目的在於提出一簡化且強健的記憶體感測放大器。
出於此目的，依據第一層面，本發明提出一種用以感測儲存在一記憶體晶胞陣列之複數記憶體晶胞中之資料的差動感測放大器，其包括：- 第一CMOS反相器，其輸出被連接至第一位元線且輸入被連接至與第一位元線互補的第二位元線，- 第二CMOS反相器，其輸出被連接至第二位元線且輸入被連接至第一位元線，每一CMOS反相器包含： - 一上拉電晶體，具有一汲極及一源極，及- 一下拉電晶體，具有一汲極及一源極，每一CMOS反相器之上拉電晶體及下拉電晶體具有一共用汲極，該感測放大器具有一對通閘電晶體，被配置成將該第一及第二位元線分別連接至第一及第二全域位元線，以便分別在第一及第二位元線與第一及第二全域位元線之間傳輸資料，其中該等通閘電晶體由上拉電晶體或下拉電晶體構成。
此感測放大器之其他較佳但非限制性層面如下：- 上拉及下拉(M31、M32)電晶體是至少具有第一控制閘及第二控制閘的多閘電晶體，且其中￮ 上拉電晶體之第二控制閘由一上拉第二控制信號驅動，￮ 下拉電晶體之第二控制閘由一下拉第二控制信號驅動；- 差動感測放大器在一絕緣體上覆半導體基板上製造，絕緣體上覆半導體基板包含與一基板間隔一絕緣層的一薄層半導性材料，且其中第二控制閘是在絕緣層下方之基板中形成的後控制閘；或- 電晶體是具有獨立雙閘的鰭狀場效電晶體裝置；- 感測放大器進一步包含一等化電晶體，其源極及汲極被分別耦接至第一及第二位元線中的一者；- 等化電晶體是具有連接在一起的至少第一控制閘及 一第二控制閘的一多閘電晶體；- 等化電晶體是一P-MOS型電晶體，實體配置在上拉電晶體之間；- 感測放大器具有一對預先充電電晶體，被配置成分別耦接至該第一及第二位元線，以便將該第一及第二位元線預先充電至一預先充電電壓，其中該等預先充電電晶體由上拉電晶體或由下拉電晶體構成；- 通閘電晶體由上拉電晶體構成，且下拉電晶體之源極被電耦合並連接至一下拉電壓源，下拉電晶體之源極與下拉電壓源之間無中間電晶體；或- 通閘電晶體由下拉電晶體構成，且上拉電晶體之源極被電耦合並連接至一上拉電壓源，上拉電晶體之源極與上拉電壓源之間無中間電晶體；- 感測放大器進一步包含一對預先充電電晶體，其中該等預先充電電晶體是具有連接在一起的至少一第一控制閘及一第二控制閘的多閘電晶體。
依據第二層面，本發明有關於用以控制依據本發明之第一層面的一差動感測放大器的一方法，該感測放大器被控制成執行預先充電位元線、感測並回寫儲存在一記憶體晶胞陣列之複數記憶體晶胞中之資料的操作，其中為了修改差動感測放大器所執行之操作，上拉第二控制信號及/或下拉第二控制電壓被修改。
該方法之其他較佳但非限制性層面如下：- 在一預先充電操作期間，一低上拉第二控制信號被應 用於上拉電晶體之第二控制閘，使得上拉電晶體傳導，且一低下拉第二控制信號被應用於下拉電晶體之第二控制閘，使得下拉電晶體不傳導；或- 在一預先充電操作期間，一高上拉第二控制信號被應用於上拉電晶體之第二控制閘，使得上拉電晶體不傳導，且一高下拉第二控制信號被應用於下拉電晶體之第二控制閘，使得下拉電晶體傳導；- 在一感測操作期間，一高下拉第二控制信號被應用於下拉電晶體之第二控制閘，使得下拉電晶體傳導，且一高上拉第二控制信號被應用於上拉電晶體之第二控制閘，使得上拉電晶體不傳導；或- 在一感測操作期間，一低下拉第二控制信號被應用於下拉電晶體之第二控制閘，使得下拉電晶體不傳導，且一低上拉第二控制信號被應用於上拉電晶體之第二控制閘，使得上拉電晶體傳導；- 在一回寫操作期間，一低上拉第二控制信號被應用於上拉電晶體之第二控制閘，使得上拉電晶體傳導，且一高下拉第二控制信號被應用於下拉電晶體之第二控制閘，使得下拉電晶體傳導；- 為了執行一讀取操作，一高下拉第二控制信號被應用於下拉電晶體之第二控制閘，以使下拉電晶體成為空乏模式；或- 為了執行一讀取操作，一低上拉第二控制信號被應用於上拉電晶體之第二控制閘，以使上拉電晶體成為空乏模 式。
依據第三層面，本發明有關於併入包含依據本發明之第一層面的至少一差動感測放大器的一記憶體晶胞陣列的一半導體記憶體。
圖式簡單說明
在閱讀作為非限制性範例而提供且參照附圖所述的本發明之較佳實施例之以下詳細說明時，本發明之其他層面、目標及優勢將更加顯而易見，其中：- 第1圖是一先前技術感測放大器的一電路圖；- 第2a及2b圖繪示被應用於一先前技術感測放大器或在一先前技術感測放大器內產生的信號；- 第3圖是依據本發明之第一層面之第一實施例的一感測放大器的一電路圖；- 第4a就及4b圖繪示被應用於依據第一實施例的一感測放大器或在依據第一實施例的一感測放大器內產生的信號；- 第5圖是依據本發明之第一層面之第二實施例的一感測放大器的一電路圖；- 第6a及6b圖繪示被應用於依據第二實施例的一感測放大器或在依據第二實施例的一感測放大器內產生的信號；- 第7圖繪示依據第二實施例的一感測放大器的一可能的拓撲；- 第8圖是依據第二實施例，有一等化電晶體配置在全 域位元線之間的感測放大器的一電路圖；- 第9圖繪示依據本發明之第三層面的一半導體記憶體。
 發明之詳細說明
現在描述第1圖中所示的一先前技術感測放大器之運作過程。在一先前技術感測放大器運作時被應用於電路或在電路內產生的某些信號被繪示於第2a及2b圖中。所示時序僅僅是說明性質的。
在讀出一記憶體晶胞之前的第一操作是等化及預先充電。感測放大器首先藉由將頭開關控制信號ΦPSW 設定成一高電壓位準且將腳開關控制信號ΦNSW 設定成一低電壓位準而關閉。感測放大器之所有內部節點變為浮動的。在此操作之前，即在時刻t0 之前，感測放大器在一鎖存狀態下運作，根據先前操作而向位元線BL及互補位元線/BL提供互補的高及低供應電壓。
等化藉由向等化控制信號ΦEQL 施加一高電壓位準以導通等化電晶體T50，從而短接位元線BL、/BL並將它們的電壓位準設定在均值VBLH /2來執行。同時，預先充電電晶體T61、T62透過預先充電控制信號ΦPCH 而導通。在此範例中，預先充電電晶體T61、T62是N-MOS型電晶體；因此，預先充電電晶體T61、T62藉由向預先充電控制信號ΦPCH 施加一高電壓位準而導通。這時，預先充電電壓VPCH 是VBLH /2。
在第2a及2b圖中，對應於等化及預先充電操作的相關 時間間隔由t0 <t<t1 給出。
預先充電操作補償可能的漏流或失衡，漏流或失衡可能導致預先充電電壓VBLH /2與透過等化在位元線BL、/BL上實現之電壓之間有小偏差。
對應於第2a及2b圖中之時刻t1 ，在等化及預先充電完成之後，預先充電電晶體T61、T62及等化電晶體T50截止。
字線WL之電壓被切換到一高位準VWLH 以啟動晶胞存取電晶體Mc。記憶體晶胞C及位元線BL共享它們的電荷。電壓偏差出現在晶胞電容器及位元線BL上，導致位元線BL、/BL之電壓之間有電壓差。此一偏差相比於互補位元線/BL上之參考電壓之值由以下方程式給出：△V=VBL -V/BL =(CCELL /ΣC)＊ (VCELL -VBLH /2)
在此方程式中，VCELL 是儲存在記憶體電容器上的電壓，且ΣC=CCELL +CBL +Cin.SA 對應於晶胞C之電容、位元線BL之電容與感測放大器之輸入電容Cin.SA 的總和。此電壓偏差也是位元線BL與/BL之間的一電壓差。
取決於最初被儲存在晶胞C中的資料是一邏輯「一」還是一邏輯「零」，此電壓偏差△V分別為正數或負數。在第2a及2b圖中，相關的時間間隔符合t2 <t<t3 。
若一邏輯「一」被儲存在晶胞C內，即最初儲存在晶胞C內的電壓是高供應電壓VHsupply ，則位元線BL之電壓略微增大，且電壓偏差△V變為正數。此情況被繪示於第2a圖中。若一邏輯「零」被儲存在晶胞C內，即最初儲存在晶胞C內的電壓是VBLL 或GND，則位元線BL之電壓略微減小， 且電壓偏差△V變為負數。此情況被繪示於第2b圖中。
在時刻t3 ，感測操作從將腳開關控制信號ΦNSW 提升至一高電壓位準以導通腳開關電晶體T40開始。下拉電晶體T31、T32之共用源極節點因而被下拉至下拉電壓源之低供應電壓VLsupply 。當位元線BL、/BL上之電壓分別被設定成VBLH /2+△V及VBLH /2時，且當這些電壓被施加於下拉電晶體T31、T32之閘極時，下拉電晶體T31、T32電晶體因而導通。
二下拉電晶體T31、T32之交叉耦合連接提供一較高的閘極電壓給具有較低汲極電壓的電晶體，且反之亦然。一較高的閘極電壓將更多電流灌入相關電晶體，且更迅速地下拉已經低於另一者的對應汲極電壓。二位元線BL、/BL之間的電壓差因而被放大。在第2a及2b圖中，相關的時間間隔符合t3 <t<t4 。
在時刻t4 ，為了使已經放大的差信號達到飽和至最大的高供應電壓VHsupply ，頭開關電晶體T10透過頭開關控制信號ΦPSW 而導通，從而上拉上拉電晶體T21、T22之共用源極使其接近上拉電壓源之高供應電壓VHsupply 。與下拉電晶體T31、T32方式相同，上拉電晶體T21、T22之交叉耦合連接提供一較高的閘極過驅電壓(絕對值)給具有較低絕對汲極對源極電壓的電晶體，且反之亦然。過程與對於下拉電晶體T31、T32所述者類似，但是，此處得到一上拉過程，導致二位元線BL、/BL之間有較大電壓差。
N通道電晶體相關下拉過程與P通道電晶體相關上拉過程之組合導致位元線BL、/BL之間的電壓差放大，直到達 到最大的CMOS電壓位準為止。
在第2a圖中所示之一邏輯「一」被儲存在晶胞C內的情況下，由初始正電壓偏差△V引起的位元線BL、/BL之間的電壓差被放大直到達到飽和，使得BL之電壓等於高供應電壓VHsupply ，同時互補位元線/BL之電壓被下拉至低供應電壓VLsupply 。在第2b圖中所示之一邏輯「零」被儲存在晶胞C內的情況下，由初始負電壓偏差△V導致的位元線BL、/BL之間的電壓差被放大，使得該等位元線BL、/BL之電壓最終穩定化成，位元線BL之電壓處於低供應電壓位準VLsupply ，且互補位元線/BL之電壓處於高供應電壓位準VHsupply 。
當字線WL仍在啟動態時，晶胞C內容接著恢復成其初始值。二位元線BL及/BL在CMOS電壓位準飽和，避免任何電流通過感測放大器。這些CMOS位準之後可藉由解碼信號YDEC 使該等通閘電晶體T71、T72傳導而輕易透過通閘電晶體T71、T72被轉換至全域位元線IO、/IO。從第2a及2b圖中可以看出，相關時間間隔符合t4 <t<t5 。
在時刻t5 ，為了使資料保留晶胞在C中，晶胞存取電晶體Mc藉由停用字線WL，即藉由向選擇信號ΦWL 施加一低電壓位準而截止。
在時刻t6 ，腳開關電晶體T40藉由將腳開關控制信號ΦNSW 設定成一低電壓位準，從而使下拉電晶體T31、T32之共用源極節點與下拉電壓源隔離而截止。
同時地，頭開關電晶體T10也藉由將頭開關控制信號 ΦPSW 設定在一高電壓位準，從而使上拉電晶體T21、T22之共用源極節點與上拉電壓源隔離而截止。上拉及下拉電晶體T31、T32、T21、T22因而被停用。
在時刻t0 ’ ，一新的週期從上述預先充電及等化操作開始。
為了將資料寫入晶胞C或讀取儲存在晶胞C中之資料，一高電壓位準解碼控制信號YDEC 被應用於通閘電晶體T71、T72之閘極，以使它們導通。
依據本發明之第一層面的一感測放大器之二實施例及當被依據本發明之第二層面的一方法控制時相關聯的操作過程在下文中描述。
第一實施例
如第3圖中所示者，依據本發明之第一實施例的一感測放大器包括用於反相器的四個電晶體M21、M22、M31、M32，另兩個預先充電電晶體M61、M62及另一等化電晶體M50。
針對第1圖繪示一先前技術感測放大器，且為了簡化起見，僅一字線WL及一記憶體晶胞C被繪示於感測放大器之左手邊。晶胞C藉由控制一晶胞存取電晶體Mc之閘極的字線WL來定址，該晶胞存取電晶體Mc將記憶體晶胞C連接至一位元線。
依據第一實施例，用以感測儲存在一記憶體晶胞陣列之複數記憶體晶胞C中之資料的差動感測放大器包含： - 第一CMOS反相器，其輸出被連接至第一位元線BL 且輸入被連接至與第一位元線BL互補的第二位元線/BL，- 第二CMOS反相器，其輸出被連接至第二位元線/BL且輸入被連接至第一位元線BL，每一CMOS反相器包含：- 一上拉電晶體M21、M22，具有一汲極及一源極，及- 一下拉電晶體M31、M32，具有一汲極及一源極，每一CMOS反相器之上拉電晶體M21、M22及下拉電晶體M31、M32具有一共用汲極。
在第3圖所示實施例中，上拉電晶體M21、M22是P-MOS型電晶體，且下拉電晶體M31、M32是N-MOS型電晶體。
不同於上述先前技術感測放大器，上拉電晶體M21、M22及下拉電晶體M31、M32是多閘電晶體，至少具有能夠被加偏壓以相對於第一控制閘來調變電晶體之臨界電壓的一第一控制閘及一第二控制閘。例如，第一控制閘可以是一前控制閘，且第二控制閘可以是一後控制閘。
雖然先前技術感測放大器之電晶體以塊狀矽CMOS技術製成，依據本發明的感測放大器之電晶體較佳地是以絕緣體上覆半導體(SeOI)技術製成。
SeOI電晶體相較於由塊狀矽CMOS製成之電晶體具有一較低的隨機臨界電壓失配。隨機臨界電壓失配主要由與電晶體之有效面積之平方根成比例的一電壓偏差引起。因此，使用SeOI電晶體允許該等電晶體之尺寸小於基於塊材的電晶體，同時有一可接受的隨機臨界電壓失配。所產生的感測放大器相較於其標準的基於塊材的相對物佔用較少 面積。此外，由於電晶體較小，互連之尺寸可減小。
在一較佳實施例中，差動感測放大器被製作在一包含與一基板間隔一絕緣層的一薄層半導性材料的一絕緣體上覆半導體基板，例如絕緣體上覆矽基板上。第一控制閘是前控制閘，且第二控制閘是被形成在絕緣層下方的基板中的後控制閘。該等電晶體可以是完全空乏(FD)SOI電晶體。
可選擇地，感測放大器之電晶體是具有獨立雙閘的鰭狀場效電晶體型電晶體。一鰭狀場效電晶體型電晶體由形成主動通道的一薄散熱片及形成電晶體之閘極的周圍控制電極構成。
作為一非限制性說明，在以下說明中，將提到上拉及下拉電晶體各具有一前控制閘及一後控制閘。因此，每一上拉及下拉電晶體之第一控制閘是一前控制閘，且每一上拉及下拉電晶體之第二控制閘是一後控制閘。因此，上拉第二控制信號是一上拉後閘控制信號，且下拉第二控制信號是一下拉後閘控制信號。
回參第3圖，上拉電晶體M21、M22之後控制閘被連接至一共用上拉後控制閘，其上應用有一上拉後閘控制信號ΦPBG 。上拉後閘控制信號ΦPBG 可取在一低電壓位準VPBGL 與一高電壓位準VPBGH 之間所包含範圍內的電壓值。
下拉電晶體M31、M32之後控制閘被連接至一共用下拉後控制閘，一下拉後閘控制信號ΦNBG 被應用至該下拉後控制閘。下拉後閘控制信號ΦNBG 可取一低電壓位準VNBGL 與高於一高電壓位準VNBGH 之電壓間所包含範圍內的電壓值。
該感測放大器進一步包含一對預先充電電晶體M61、M62，M61、M62分別耦接至第一位元線BL及第二位元線/BL，並被配置成將第一及第二位元線BL、/BL預先充電至一順先充電電壓VPCH ，通常在高供應電壓VHsupply 與低供應電壓VLsupply 之間的均值。此均值通常為高供應電壓VHsupply 高值的一半，即VBLH /2，因為低供應電壓VLsupply 之低電壓位準VBLL 被用作其他電壓的一參考，即VBLL =0，且高供應電壓VHsupply 與低供應電壓VLsupply 通常分別在它們的高與低電壓位準。一預先充電控制信號ΦPCH 被應用於該等預先充電電晶體M61、M62之閘極。
一感測放大器必須被關閉以避免正常的感測操作與等化及預先充電操作本身之間有任何衝突。這在最先進技術的感測放大器內是藉由使頭及腳開關電晶體T10、T40截止來執行。
依據本發明，第1圖之開關電晶體T10、T40被省略，且感測放大器關閉操作的執行方式是藉由提高上拉及下拉電晶體M21、M22、M31、M32之臨界電壓(對P通道而言，絕對值)，使得對預先充電操作期間施加之電壓而言該等電晶體不處在一傳導狀態。上拉及下拉電晶體M21、M22、M31、M32之前控制閘之臨界電壓藉由它們各自的後控制閘來提高。在此等條件下，所有四個電晶體對於位元線BL及/BL上之所有可能的電壓組合均被關斷，即成為阻絕狀態。
應指出的是，可以僅取消開關電晶體T10、T40中的一者，然而此二開關電晶體較佳地被省略。本發明相應地被 描述。
上拉電晶體M21、M22之源極分別被直接連接至作用為一上拉電壓源的第一及第二全域位元線IO、/IO，上拉電晶體M21、M22之源極與全域位元線IO、/IO之間無中間電晶體。相較於上述先前技術感測放大器，頭開關電晶體T10被省略，從而導致一更節省面積的感測放大器。
下拉電晶體M31、M32之源極被直接連接至提供一低供應電壓VLsupply 的一下拉電壓源，下拉電晶體M31、M32之源極與下拉電壓源之間無中間電晶體。相較於上述先前技術感測放大器，腳開關電晶體T40被省略，從而導致一更節省面積的感測放大器。
而且，兩個電晶體而非四個電晶體被串聯連接在上拉電壓源與下拉電壓源之間，從而放寬對電壓關係的限制。
等化可透過就最先進技術之電路所述之等化電晶體M50而發生。為了補償有可能發生的漏流或失衡，其可能導致在預先充電電壓與位元線BL、/BL透過等化所達到的電壓之間有小偏差，一預先充電操作也像前述之最先進技術之電路透過預先充電電晶體M61及M62來執行。相較於一先前技術感測放大器，讀取操作藉由上拉電晶體M21、M22或藉由下拉電晶體M31、M32來執行。因此，通閘電晶體由上拉電晶體M21、M22或由下拉電晶體M31、M32構成。因而在此第二實施例中，第1圖中所示之專用通閘電晶體T71、T72被省略，對應的解碼控制信號YDEC 也被省略。由上拉電晶體M21、M22或由下拉電晶體M31、M32構成的通 閘電晶體被配置成將第一及第二位元線BL、/BL連接至第一及第二全域位元線IO、/IO，以分別在第一及第二位元線(BL、/BL)與第一及第二全域位元線IO、/IO之間傳輸資料。
而且，由於通閘電晶體較佳地為上拉電晶體M21、M22，第二實施例被描述為上拉電晶體M21、M22作為通閘電晶體，且因此被連接至全域位元線IO、/IO。
應指出的是，通閘電晶體可由下拉電晶體M31、M32構成，下拉電晶體M31、M32則替代地被連接至全域位元線IO、/IO。
全域位元線IO、/IO被連接至另一信號處理電路(圖未示)，通常被稱作次級感測放大器(SSA)，用於處理資料。次級感測放大器尤其是用於檢測並利用在讀取操作期間產生於全域位元線IO、/IO上之差動信號。
第3圖中的等化電晶體M50及預先充電電晶體M61、M62並未被明確繪示為具有後控制閘的SOI裝置。作為一SOI積體電路的一部分，它們較佳地也是SOI電晶體。它們可以是多閘電晶體，至少具有能夠被加偏壓以調變該電晶體之第一控制閘之臨界電壓的第一控制閘及第二控制閘。
等化電晶體M50及預先充電電晶體M61、M62可被製作在包含與一基板間隔一絕緣層的一薄層半導性材料的一絕緣體上覆半導體基板上，其中第二控制閘是形成於絕緣層下方之基板中的後控制閘。
它們各自的後控制電壓被選擇成允許它們的操作被執行的值。可任意選擇地，它們各自的後控制閘及它們各自 的前控制閘也可被連接在一起，以實現增大的跨導，導致感測放大器較迅速的等化及預先充電。沒有開關電晶體且沒有專用通閘電晶體的感測放大器之操作過程
現在描述第3圖中所示之感測放大器之操作過程。應用於感測放大器或在感測放大器內產生的信號被繪示於第4a及4b圖中。所示時序僅是說明性的。
由於功能是由互補N-MOS及P-MOS電晶體建立的，感測放大器之所有子功能可由N-MOS調換至P-MOS端，且反之亦然。例如，可以用P通道裝置，或用N通道裝置來預先充電位元線BL、/BL或平衡位元線BL、/BL。感測也可由上拉電晶體M21、M22或由下拉電晶體M31、M32來執行。在所示過程中，感測透過被連接至提供一低供應電壓VLsupply 的低下拉電壓源的下拉電晶體M31、M32而發生。
在時刻t0 之前，取決於先前操作，感測放大器在向第一及第二位元線BL、/BL提供互補高及低供應電壓的一鎖存狀態中操作。
在時刻t0 ，上拉後閘控制信號ΦPBG 被提升至高電壓位準VPBGH ，使得上拉電晶體M21、M22截止。同時，下拉後閘控制信號ΦNBG 被降低至一低電壓位準VNBGL ，以使下拉電晶體M31、M32截止。
在時刻t0 ，上拉後閘控制信號ΦPBG 被提升至高電壓位準VPBGH ，使得上拉電晶體M21、M22截止。同時，下拉後閘控制信號ΦNBG 被降低至一低電壓位準VNBGL ，以使下拉電晶 體M31、M32截止。
在時刻t1 ，藉由向等化控制信號ΦEQL 應用一高電壓位準以導通等化電晶體M50，從而短接位元線BL、/BL並將它們的電壓位準設定在均值VBLH /2而執行等化。
同時，預先充電電晶體M61、M62透過預先充電控制信號而導通。位元線BL、/BL因而被連接至設定在VBLH /2的預先充電電壓VPCH 。在第4a及4b圖中，相關時間間隔符合t1 <t<t2 。預先充電操作補償可能發生的漏流或失衡，其可能導致在VBLH /2的所欲預先充電電壓VPCH 與位元線BL、/BL透過等化所實現的電壓之間有小偏差。
在時刻t2 ，在等化及預先充電完成之後，等化電晶體M50及預先充電電晶體M61、M62分別藉由等化控制信號ΦEQL 及預先充電控制信號ΦPCH 而截止。
在時刻t3 ，應用於字線WL的選擇信號ΦWL 被設定在一高位準VWLH ，以啟動晶胞存取電晶體Mc。記憶體晶胞C及第一位元線BL共享它們的電荷。一電壓偏差△V出現在第一位元線BL上，導致第一位元線BL與第二位元線/BL之間之一電壓差。此電壓偏差△V的值取決於先前有關先前技術電路描述之相同方式最初即儲存在晶胞C中的資料。
視最初被儲存在晶胞C中的資料是一邏輯「一」還是一邏輯「零」而定，此電壓偏差△V分別為正數或負數。在第4a及4b圖中，相關的時間間隔符合t3 <t<t4 。
若一邏輯「一」被儲存在晶胞C內，即最初儲存在晶胞C內的電壓是高供應電壓VHsupply ，則第一位元線BL之電壓 略微增大。此情況被繪示於第4a圖中。若一邏輯「零」被儲存在晶胞C內，即最初儲存在晶胞C內的電壓是低供應電壓VLsupply ，則第一位元線BL之電壓略微減小。此情況被繪示於第4b圖中。
在時刻t4 ，下拉後閘控制信號ΦNBG 被提升至一高電壓位準VNBGH ，使二下拉電晶體M31、M32導通。電壓差接著藉由二下拉電晶體M31、M32而被放大，放大的方式與使用塊狀矽CMOS技術的先前技術感測放大器類似。在第4a及4b圖中，相關的時間間隔符合t4 <t<t5 。
在時刻t5 ，為了使已經放大的差信號飽和至由上拉電壓源所提供的高供應電壓VHsupply 之最大高電壓位準VBLH ，上拉後閘控制信號ΦPBG 被降低至一低電壓位準VPBGL ，使上拉電晶體M21、M22導通。
下拉電晶體M31、M32及上拉電晶體M21、M22各自動作的組合使感測放大器飽和，並依據電壓偏差△V之初始值(正數或負數)將位元線BL、/BL分別設定成上拉電壓源及下拉電壓源之電壓。
在第4a圖中所示之邏輯「一」被儲存在晶胞C內的情況下，第一位元線BL上的一正初始電壓偏差△V被放大達到在由上拉電壓源提供的高供應電壓VHsupply 飽和，同時第二位元線/BL被下拉至由下拉電壓源提供的低供應電壓VLsupply 。在第4b圖中所示之邏輯「零」被儲存在晶胞C內的情況下，第一位元線BL上的負初始電壓偏差△V被下拉至由下拉電壓源提供的低供應電壓VLsupply ，同時第二位元線/BL 被飽和達到由上拉電壓源提供的高供應電壓VHsupply 。
當字線WL仍在啟動態時，晶胞C內容接著恢復成其初始值。資料因此被寫回記憶體晶胞C。二位元線BL及/BL在CMOS電壓位準飽和，避免任何電流經過感測放大器。從第4a及4b圖中可以看出，相關的時間間隔符合t5 <t<t6 。
在時刻t6 ，為了使資料保留在晶胞C中，晶胞存取電晶體Mc藉由停用字線WL，即藉由將選擇信號ΦWL 設定在一低電壓位準VWLL 而截止。晶胞內容因而受到保護。
還是在時刻t6 ，二全域位元線IO、/IO被維持在一高電壓位準，典型是在VBLH 或略低於VBLH ，但例如藉由所謂的次級感測放大器(圖未示)而轉變成比其先前阻抗為高的阻抗。
由感測放大器執行的二讀取操作被繪示於第4a及4b圖中。第一讀取操作發生在tA 與tB 之間，第二讀取操作發生在tA’ 與tB’ 之間。然而，感測放大器可視需要多次執行讀取操作。
在t6 之後的時刻tA ，下拉後閘控制信號被設定成高於其先前高電壓位準VNBGH 的一電壓位準。此較高的電壓位準能使下拉電晶體M31、M32都成為空乏模式。
由於位元線BL、/BL中一者在由全域位元線IO、/IO構成的上拉電壓源之高電壓VBLH ，而另一位元線BL、/BL在低供應電壓VLsupply 之低電壓VBLL ，上拉電晶體M21、M22中的一者之前閘被施加一低電壓位準，而另一者之前閘被施加一高電壓位準。
由於上拉電晶體M21、M22處於增強模式，前閘具有一低電壓位準的上拉電晶體處於導通狀態，而另一上拉電晶體處於截止狀態。
若第一位元線BL之電壓處於高電壓位準VBLH ，且第二位元線/BL之電壓處於低電壓位準VBLL ，即若存取晶胞儲存一邏輯「一」，則前閘被連接至第二位元線/BL的上拉電晶體M21將會傳導，且另一上拉電晶體M22將會截止。
若第一位元線BL之電壓處於低電壓位準VBLL ，且第二位元線/BL之電壓處於高電壓位準VBLH ，即若存取晶胞儲存一邏輯「零」，則前閘被連接至第一位元線BL的上拉電晶體M22將會傳導，且另一上拉電晶體M21將會截止。
在二下拉電晶體M31、M32均處於空乏模式且上拉電晶體M21、M22中的一者處於導通狀態下，取決於上拉電晶體M21、M22中的哪一者傳導，一電流流經第一全域位元線IO或第二位元線/IO。
如第4a及4b圖中所示，tA 與tB 之間及tA’ 與tB’ 之間，此電流產生與該電流所流經的全域位元線相關聯的一電壓降。該電壓降被次級感測放大器(圖未示)檢測且指示儲存在記憶體晶胞C中的資料。若一邏輯「一」被儲存在晶胞C中，電壓降與第一全域位元線IO相關聯。若一邏輯「零」被儲存在晶胞C中，電壓降與第二全域位元線/IO相關聯。
差動信號是以電流為基礎的一替代解決方案在於使第一及第二全域位元線IO、/IO維持在低阻抗，且在於檢測流經全域位元線的電流。
在t0’ 之後的時刻t1’ ，一新的週期藉由切換下拉後閘控制信號及上拉後閘控制信號以關閉感測放大器而開始。全域位元線IO、/IO變回它們的初始低阻抗。新的等化及預先充電操作開始。
將資料寫入晶胞C藉由當上拉電晶體M21、M22傳導時，例如t5 與t6 之間，將所需的信號應用至全域位元線IO、/IO而被完成。這可在一專用週期期間或在先前所述週期內。
如上文所提到，感測操作可藉由上拉電晶體M21、M22而非下拉電晶體M31、M32來執行。在此情況下，下述的後閘控制信號模式被應用於下拉電晶體M31、M32及上拉電晶體M21、M22。在感測操作期間，即t4 與t5 之間，上拉後閘控制信號ΦPBG 被設定在一低電壓位準以使上拉電晶體M21、M22導通，同時下拉後閘控制信號被維持在一低電壓位準以使下拉電晶體M31、M32維持在截止狀態。其他操作由已經描述的控制信號來執行。
如上文所提到，通閘電晶體可以是下拉電晶體M31、M32而非上拉電晶體M21、M22。在此情況下，下述的後閘控制信號模式被應用於下拉電晶體M31、M32及上拉電晶體M21、M22。在讀取操作期間，即在tA 與tB 之間或在tA’ 與tB’ 之間，上拉後閘控制信號被設定成一低於其先前低電壓位準VNBGL 的電壓位準。此較低的電壓位準能使上拉電晶體M21、M22均成為空乏模式。
因為下拉電晶體M31、M32之源極被連接至全域位元線 IO、/IO，全域位元線通常在作用為低供應電壓的一低電壓位準VBLL ，且與其中一全域位元線相關聯的差動信號被次級感測放大器檢測並利用，如先前所述者。其他操作由已經描述的述控制信號來執行。
第二實施例：無開關電晶體，無專用預先充電電晶體且無專用通閘電晶體
如第5圖中所示者，依據本發明之第二實施例的一感測放大器包括用於反相器的四個電晶體M21、M22、M31、M32及另一等化電晶體M50。
第5圖之感測放大器包含：- 第一CMOS反相器，其輸出被連接至第一位元線BL且輸入被連接至與第一位元線BL互補的第二位元線/BL，- 第二CMOS反相器，其輸出被連接至第二位元線/BL且輸入被連接至第一位元線BL，每一CMOS反相器包含：- 一上拉電晶體M21、M22，具有一汲極及一源極，及- 一下拉電晶體M31、M32，具有一汲極及一源極，每一CMOS反相器之上拉電晶體M21、M22及下拉電晶體M31、M32具有一共用汲極。
在第5圖所示實施例中，上拉電晶體M21、M22是P-MOS型電晶體，且下拉電晶體M31、M32是N-MOS型電晶體。
不同於第1圖之感測放大器，上拉電晶體M21、M22及下拉電晶體M31、M32是多閘電晶體，至少具有能夠被加偏壓以相對於第一控制閘來調變電晶體之臨界電壓的第一及 第二控制閘。例如，第一控制閘可以是一前控制閘，且第二控制閘可以是一後控制閘。
雖然先前技術感測放大器之電晶體以塊狀矽CMOS技術製成，依據本發明的感測放大器之電晶體較佳地是以絕緣體上覆半導體(SeOI)技術製成。
SeOI電晶體相較於由塊狀矽CMOS製成之電晶體具有一較低的隨機臨界電壓失配。隨機臨界電壓失配主要由一與電晶體之有效面積之平方根成比例的電壓偏差引起。因此，使用SeOI電晶體允許該等電晶體之尺寸小於基於塊材的電晶體，同時有一可接受的隨機臨界電壓失配。所產生的感測放大器相較於其標準的基於塊材的相對物佔用較少面積。此外，由於電晶體較小，互連之尺寸可減小。
在一較佳實施例中，差動感測放大器是在包含與一基板間隔一絕緣層的一薄層半導性材料的一絕緣體上覆半導體基板，例如絕緣體上覆矽基板上製成。第一控制閘是前控制閘，且第二控制閘是在絕緣層下方的基板中形成的後控制閘。該等電晶體可以是完全空乏(FD)SOI電晶體。
可選擇地，感測放大器之電晶體是具有獨立雙閘的鰭狀場效電晶體型電晶體。一鰭狀場效電晶體型電晶體由形成主動通道的一薄散熱片及形成電晶體之閘極的周圍控制電極構成。
作為一非限制性說明，在以下說明中，將提到上拉及下拉電晶體各具有一前控制閘及一後控制閘。因此，每一上拉及下拉電晶體之第一控制閘是一前控制閘，且每一上 拉及下拉電晶體之第二控制閘是一後控制閘。因此，上拉第二控制信號是一上拉後閘控制信號，且下拉第二控制信號是一下拉後閘控制信號。
回參第5圖，上拉電晶體M21、M22之後控制閘被連接至一共用上拉後控制閘，一上拉後閘控制信號ΦPBG 被應用至其上。上拉後閘控制信號ΦPBG 可取一低電壓位準VPBGL 與一高電壓位準VPBGH 之間所包含範圍內的電壓值。
下拉電晶體M31、M32之後控制閘被連接至一共用的下拉後控制閘，一下拉後閘控制信號ΦNBG 被應用至其上。下拉後閘控制信號ΦNBG可取一低電壓位準VNBGL 與高於一高電壓位準VNBGH 之電壓位準間包含之範圍內的電壓值。
一感測放大器必須被關閉以避免正常的感測操作與等化及預先充電操作本身之間有任何衝突。這在最先進技術的感測放大器中藉由使頭及腳開關電晶體T10、T40截止來執行。
依據本發明，第1圖之開關電晶體T10、T40被省略，且感測放大器關閉操作藉由提高上拉及下拉電晶體M21、M22、M31、M32之臨界電壓(對P通道，絕對值)而被執行，因此在預先充電操作期間所施加的電壓下該等電晶體不在一傳導狀態。上拉及下拉電晶體M21、M22、M31、M32之前控制閘之臨界電壓藉由它們各自的後控制閘來提高。在此等條件下，所有四個電晶體在位元線BL及/BL上之所有可能的電壓組合下均被關斷，即成為阻絕狀態。
應指出的是，可以僅取消開關電晶體T10、T40中的一 者，然而較佳地是此二開關電晶體皆被省略。本發明依此被描述。
上拉電晶體M21、M22之源極在無中間電晶體下被直接連接至第一及第二全域位元線IO、/IO。全域位元線IO、/IO作用為上拉電晶體的上拉電壓源。因此，全域位元線IO、/IO之電壓作用為由上拉電壓源提供的高供應電壓。相較於上述先前技術感測放大器，頭開關電晶體T10被省略，從而導致一更節省面積的感測放大器。
下拉電晶體M31、M32之源極被直接連接至提供一低供應電壓VLsupply 的一下拉電壓源，下拉電晶體M3I、M32之源極與下拉電壓源之間無中間電晶體。相較於上述先前技術感測放大器，腳開關電晶體T40被省略，從而導致一更節省面積的感測放大器。
此外，兩個電晶體而非四個電晶體被串聯連接在上拉電壓源與下拉電壓源之間，從而放寬對電晶體之間的電壓關係的限制。
就最先進技術的電路而言，等化可透過等化電晶體M50而發生。以便補償可能發生的漏流或失衡，其可能導致所欲預先充電電壓與位元線BL、/BL透過等化所達到的電壓之間有小偏差，一預先充電操作也由上拉電晶體M21、M22或由下拉電晶體M31、M32來執行。
因此，預先充電電晶體由上拉電晶體M21、M22或由下拉電晶體M31、M32構成。第1圖中所示之專用的預先充電電晶體T61、T62及對應的預先充電控制信號ΦPCH因而被省 略。
相較於一先前技術感測放大器，讀取操作藉由上拉電晶體M21、M22或藉由下拉電晶體M31、M32來執行。因此，通閘電晶體由上拉電晶體M21、M22或由下拉電晶體M31、M32構成。因此，在此第二實施例中，第1圖中所示之專用通閘電晶體T71、T72被省略，對應的解碼控制信號YDEC 也被省略。由上拉電晶體M21、M22或由下拉電晶體M31、M32構成的通閘電晶體被配置成將第一及第二位元線BL、/BL連接至第一及第二全域位元線IO、/IO，以分別在第一及第二位元線(BL、/BL)與第一及第二全域位元線IO、/IO之間傳輸資料。
此外，由於通閘電晶體較佳地為上拉電晶體M21、M22，第二實施例被描述為上拉電晶體M21、M22作為通閘電晶體，且如此被連接至全域位元線IO、/IO。
應指出的是，如果通閘電晶體由下拉電晶體M31、M32構成，則下拉電晶體M31、M32改為被連接至全域位元線IO、/IO。
全域位元線IO、/IO被連接至另一信號處理電路(圖未示)，通常被稱作次級感測放大器(SSA)，以用於處理資料。詳言之，次級感測放大器用於檢測並利用在讀取操作期間產生於全域位元線IO、/IO上之差動信號。
第5圖中的等化電晶體M50並未被明確繪示為具有後控制閘的SOI裝置。作為一SOI積體電路的一部分，等化電晶體M50較佳地也為SOI電晶體。
等化電晶體M50可被製作在一絕緣體上覆半導體基板上，該基板包含與一基板間隔一絕緣層的一薄層半導性材料，其中第二控制閘是形成於絕緣層下方之基板中的後控制閘。其後控制電壓被選擇成允許其操作被執行的值。可任意選擇地，其後控制閘及其前控制閘也可被連接在一起，以實現增大的跨導，導致感測放大器更迅速的等化。一不具開關電晶體，無專用預先充電電晶體、亦無專用通閘電晶體的感測放大器之操作過程
現在描述第5圖中所示之感測放大器之操作過程。應用於感測放大器或在感測放大器內產生的信號被繪示於第6a及6b圖中。所示時序僅是說明性的。
感測放大器之較佳的操作過程被繪示於第6a及6b圖中。由於功能是由互補N-MOS及P-MOS電晶體所建立的，感測放大器之所有子功能可由N-MOS調換至P-MOS端，且反之亦然。例如，可以用P通道裝置，或用N通道裝置來預先充電位元線BL、/BL或平衡位元線BL、/BL。感測也可由上拉電晶體M21、M22或由下拉電晶體M31、M32來執行。在此所示過程中，感測透過被連接至提供一低供應電壓VLsupply 的下拉源電壓的下拉電晶體M31、M32而發生。
在時刻t1 ，下拉後閘控制信號ΦNBG 被降低至一低電壓位準VNBGL ，以使下拉電晶體M31、M32截止，且上拉後閘控制信號ΦPBG 被設定成一低電壓位準VPBGL ，使得上拉電晶體M21、M22成為空乏模式。上拉電晶體M21、M22因而導通。
可任意選擇地，上拉電晶體M21、M22及下拉電晶體 M31、M32可在t1 之前，例如在t0 截止，以確保它們在等化及預先充電操作開始之前截止。
還是在時刻t1 ，等化控制信號ΦEQL 被提升至一高位準以使等化電晶體M50導通，以便如先前所述初始化該等化。
同時地，全域位元線信號ΦIO 、Φ/IO 被設定成一所欲預先充電電壓，典型地為VBLH /2。位元線BL、/BL因而被設定成預先充電電壓，此處為VBLH /2。在第6a及6b圖中，相關的時間間隔符合t1 <t<t2 。
在時刻t2 ，在等化及預先充電操作完成之後，等化電晶體M50藉由將等化控制信號ΦEQL 設定在一低位準而截止，且上拉電晶體M21、M22藉由將上拉後閘控制信號ΦPBG 設定在一高電壓位準VPBGH 而截止。
全域位元線IO、/IO被設定回到一高電壓位準，典型地為VBLH 。
在時刻t3 ，應用於字線WL的選擇信號ΦWL 被設定在一高位準VWLH ，以啟動晶胞存取電晶體Mc。記憶體晶胞C及第一位元線BL共享它們的電荷。一電壓偏差△V出現在第一位元線BL上，導致第一位元線BL與第二位元線/BL之間有電壓差。此電壓偏差△V的值取決於如同先前就習知技術電路所述的同一方式最初儲存在晶胞C中的資料。
視最初被儲存在晶胞C中的資料是一邏輯「一」還是一邏輯「零」而定，此電壓偏差△V分別為正數或負數。在第6a及6b圖中，相關的時間間隔符合t3 <t<t4 。
若一邏輯「一」被儲存在晶胞C內，即最初儲存在晶胞 C內的電壓處於由全域位元線IO、/IO構成的上拉電壓源之電壓的高電壓位準VBLH ，則第一位元線BL之電壓略微增大。此情況被繪示於第6a圖中。若一邏輯「零」被儲存在晶胞C內，即最初儲存在晶胞C內的電壓處於由下拉電壓源提供的供應電壓VLsupply 之低電壓位準VBLL ，則第一位元線BL之電壓略微減小。此情況被繪示於第6b圖中。
在時刻t4 ，下拉後閘控制信號ΦNBG 被提升至一高電壓位準VNBGH ，使二下拉電晶體M31、M32導通。位元線BL、/BL之間的電壓差接著藉由此二下拉電晶體M31、M32、以一相似於最先進技術的方式被放大。
在時刻t5 ，上拉後閘控制信號ΦPBG 被降低至一中間電壓位準VPBGI ，使上拉電晶體M21、M22導通但使它們維持在增強模式。下拉電晶體M31、M32及上拉電晶體M21、M22各自動作的組合使感測放大器飽和，並依據電壓偏差△V之初始值(正數或負數)將位元線BL、/BL各自之電壓設定成上拉電壓源之高電壓位準VBLH 及下拉電壓源之之低電壓位準VBLL 。操作類似於先前技術。
若一邏輯「一」被儲存在晶胞C內，即最初儲存在晶胞內的電壓VCELL 處於高電壓位準VBLH ，則第一位元線BL之電壓被上拉至全域位元線IO、/IO之高電壓位準VBLH ，同時第二位元線/BL之電壓被降低至低供應電壓VLsupply 之低電壓位準VBLL 。此情況被繪示於第6a圖中。
若一邏輯「零」被儲存在晶胞C內，即最初儲存在晶胞內的電壓VCELL 對應於低供應電壓VLsupply ，則第一位元線BL 之電壓被下拉至低供應電壓VLsupply ，同時第二位元線/BL之電壓被上拉至全域位元線IO、/IO之高電壓位準VBLH 。此情況被繪示於第6b圖中。
在第6a及6b圖中，對應的時間間隔為t5 <t<t6 。
晶胞C內容接著在字線WL仍為啟動態時恢復成其初始值，且因此晶胞存取電晶體Mc仍傳導，因而透過第一位元線BL將記憶體晶胞C連接至感測放大器。二位元線BL及/BL在CMOS電壓位準飽和，避免任何電流通過感測放大器。資料因而被寫回記憶體晶胞C。
在時刻t6 ，字線WL被停用，即選擇信號ΦWL 被設定在低位準VWLL ，且晶胞存取電晶體Mc因而截止。晶胞內容受到保護，且感測放大器可被定址。
讀取操作藉由在全域位元線IO、/IO上產生差動信號而執行，該等信號被次級感測放大器依據該次級感測放大器之特性加以利用，以讀取資料。例如，若次級感測放大器將全域位元線IO、/IO設定在相對較高的阻抗，則差動信號是與其中一全域位元線相關聯的一電壓降。此為在下文中描述且由第6a及6b圖繪示的範例。
可選擇地，若次級感測放大器將全域位元線IO、/IO設定在低阻抗，則差動信號是流經其中一全域位元線的一電流。
因此，在所示範例中，在時刻t6 ，二全域位元線IO、/IO維持在一高電壓位準，典型地在VBLH 或略低於VBLH ，但例如藉由所謂的次級感測放大器(圖未示)而轉變成較其先前 阻抗為高的阻抗。
由感測放大器執行的二讀取操作由第6a及6b圖繪示。第一讀取操作發生在tA 與tB 之間，第二讀取操作發生在tA’ 與tB’ 之間。然而，感測放大器可視需要多次執行讀取操作。
在t6 之後的時刻tA ，下拉後閘控制信號NBG被設定成高於其先前高值VBLH 的一值。此較高的電壓位準能使下拉電晶體M31、M32都成為空乏模式。
由於位元線BL、/BL中一者在由全域位元線IO、/IO構成的上拉電壓源之高電壓VBLH ，而另一位元線BL、/BL在低供應電壓VLsupply 之低電壓VBLL ，上拉電晶體M21、M22中的一者之前閘被施加一低電壓位準，而另一者之前閘被施加一高電壓位準。
由於上拉電晶體M21、M22處於增強模式，前閘具有一低電壓位準的上拉電晶體處於導通狀態，而另一上拉電晶體處於截止狀態。
若第一位元線BL之電壓處於高電壓位準VBLH ，且第二位元線/BL之電壓處於低電壓位準VBLL ，即若被存取晶胞儲存一邏輯「一」，則前閘被連接至第二位元線/BL的上拉電晶體M21將會傳導，且另一上拉電晶體M22將會截止。
若第一位元線BL之電壓處於低電壓位準VBLL ，且第二位元線/BL之電壓處於高電壓位準VBLH ，即若存取晶胞儲存一邏輯「零」，則前閘被連接至第一位元線BL的上拉電晶體M22將會傳導，且另一上拉電晶體M21將會截止。
在下拉電晶體M31、M32均處於空乏模式且上拉電晶體 M21、M22中的一者處於導通狀態下，取決於上拉電晶體M21、M22中的哪一者傳導，一電流流經第一全域位元線IO或第二位元線/IO。
如第6a及6b圖中所示，在tA 與tB 之間及tA’ 與tB’ 之間，此電流產生與有電流流經的全域位元線相關聯的一電壓降。該電壓降由次級感測放大器(圖未示)檢測且指示儲存在記憶體晶胞C中的資料。若一邏輯「一」被儲存在晶胞C中，則電壓降與第一全域位元線IO相關聯。若一邏輯「零」被儲存在晶胞C中，則電壓降與第二全域位元線/IO相關聯。
差動信號是以電流為基礎的一替代解決方案在於使第一及第二全域位元線IO、/IO維持在低阻抗，且在於檢測流經全域位元線的電流。
在t0’ 之後的時刻t1’ ，一新的週期從切換下拉後閘控制信號ΦNBG 及上拉後閘控制信號ΦPBG 以關閉感測放大器開始。全域位元線IO、/IO改變成它們的初始低阻抗。新的等化及預先充電操作開始。
將資料寫入晶胞C藉由在上拉電晶體M21、M22傳導時例如t5 與t6 之間對全域位元線IO、/IO應用所需信號來完成。這可在一專用週期期間或在先前所述週期內。
如上文所提到者，預先充電操作可藉由下拉電晶體M31、M32而非上拉電晶體M21、M22來執行。在此情況下，下述的後閘控制信號模式被應用於下拉電晶體M31、M32及上拉電晶體M21、M22。在預先充電操作期間，即在t1 與 t2 之間，下拉後閘控制信號ΦNBG 被設定在一高電壓位準VNBGH ，以使下拉電晶體M31、M32導通，同時上拉後閘控制信號ΦPBG 被設定在一高電壓位準VPBGH 以使上拉電晶體M21、M22截止。
所欲預先充電電壓必須被施加於下拉電晶體M31、M32之源極，以將位元線BL、/BL預先充電至該預先充電位準，典型地為VBLH /2。在t1 與t2 之間，連接至下拉電晶體M31、M32之源極節點的下拉電壓源之電壓被設定在預先充電位準，例如VBLH /2，否則維持在低電壓位準VBLL 。
其他操作藉由已述控制信號來執行。
如上文所提到者，感測操作可藉由上拉電晶體M21、M22而非下拉電晶體M31、M32來執行。在此情況下，下述的後閘控制信號模式被應用於下拉電晶體M31、M32及上拉電晶體M21、M22。在感測操作期間，即t4 與t5 之間，上拉後閘控制信號ΦPBG 被設定在一低電壓位準VPBGL 以使上拉電晶體M21、M22導通，同時下拉後閘控制信號ΦNBG 被維持在一低電壓位準VNBGL 以使下拉電晶體M31、M32維持在截止狀態。其他操作由已述控制信號來執行。
如上文所提到者，通閘電晶體可以是下拉電晶體M31、M32而非上拉電晶體M21、M22。在此情況下，下述的後閘控制信號模式被應用於下拉電晶體M31、M32及上拉電晶體M21、M22。在讀取操作期間，即在tA 與tB 之間或在tA’ 與tB’ 之間，上拉後閘控制信號ΦPBG 被設定成低於其先前低電壓位準VNBGL 的一電壓位準。此較低的電壓位準能使上拉 電晶體M21、M22均成為空乏模式。
因為下拉電晶體M31、M32之源極被連接至全域位元線IO、/IO，全域位元線通常在作用為低供應電壓的一低電壓位準VBLL ，且與其中一全域位元線相關聯的差動信號被次級感測放大器檢測並利用，如先前所述者。其他操作由已述控制信號來執行。
實體配置在上拉電晶體之間的等化電晶體
在先前所述的兩個本發明實施例中，等化電晶體M50是一N-MOS型電晶體，且等化控制信號ΦEQL 被相應地控制。
如上文所提到者，功能是用互補N-MOS及P-MOS電晶體建立的。因此，感測放大器之所有子功能可被調換成相反類型的電晶體。例如，可以用P通道裝置或N通道裝置來平衡位元線BL、/BL。
在一較佳實施例中，等化電晶體M50是一P-MOS電晶體。如第7圖中所示者，P-MOS等化電晶體M50可被實體配置在兩個P-MOS型上拉電晶體M21、M22之間。換言之，等化電晶體M50之通道被配置在二上拉電晶體M21、M22之汲極之間。
因此，等化電晶體M50可在不需要一感測放大器之二CMOS反相器所占面積以外的額外面積下被提供。
此外，等化電晶體M50可以是至少具有連接在一起的第一控制閘及第二控制閘的一多閘電晶體，第一控制閘及第二控制閘連接在一起是為了實現較大跨導，導致較迅速的等化操作。
配置在全域位元線IO、/IO之間的等化電晶體
可以有一等化電晶體配置在全域位元線IO、/IO之間而非配置在第一及第二位元線BL、/BL之間。這是由第8圖所繪示的第二實施例的情況。等化電晶體M50因而對全域位元線IO、/IO執行等化而非對位元線BL、/BL執行等化。
同一等化電晶體M50因而可對共享同一全域位元線IO、/IO的所有感測放大器執行等化。此外，等化電晶體M50不再與一特定的感測放大器有關，且可以是驅動全域位元線IO、/IO的上階層電路的一部分。因此，為了便於設計，其較佳地可被配置在重複的感測放大器組外部。由於等化電晶體M50不再被配置在感測放大器電路內，可以選擇一P-MOS裝置或N-MOS裝置作等化電晶體M50。而且，感測放大器可以更小。
因此，位元線BL、/BL並未被任一等化電晶體直接短接。等化發生在全域位元線IO、/IO之間，且透過通閘電晶體被傳播至位元線BL、/BL。全域位元線IO、/IO在等化及預先充電操作期間被設定成所欲預先充電電壓。
通閘電晶體由上拉或下拉電晶體M21、M22、M31、M32構成。通閘電晶體藉由它們各自的後控制閘電壓成為空乏模式。在等化及預先充電完成之後，由下拉或上拉電晶體M21、M22、M31、M32構成的通閘電晶體藉由它們的後控制閘返回增強模式。它們實際上是截止的，因為它們的閘極與它們的源極之間無信號。其他操作與上述操作相同。
包含複數記憶體晶胞的一半導體記憶體
依據本發明之第三層面，包含一記憶體晶胞陣列122及依據本發明之第一層面的至少一感測放大器的一半導體記憶體120被繪示於第9圖中。
在二相對面上設有依據本發明之第一層面的一感測放大器組124的一記憶體晶胞陣列122被繪示。記憶體晶胞陣列122之第三面設有一列解碼器126。
較佳地是，此半導體記憶體120是一動態隨機存取記憶體(DRAM)，但是可以是任何其他適合類型的記憶體，例如靜態隨機存取記憶體(SRAM)。
120‧‧‧半導體記憶體
122‧‧‧記憶體晶胞陣列
124‧‧‧感測放大器組
126‧‧‧列解碼器
T10‧‧‧電晶體/頭開關電晶體/開關電晶體
T21、T22‧‧‧電晶體/上拉電晶體
T31、T32‧‧‧電晶體/下拉電晶體
T40‧‧‧電晶體/腳開關電晶體/開關電晶體
T50‧‧‧電晶體/等化電晶體
T61、T62‧‧‧電晶體/專用的預先充電電晶體
T71、T72‧‧‧電晶體/專用通閘電晶體/通閘電晶體
M21、M22、M31、M32‧‧‧電晶體
M50‧‧‧等化電晶體/P-MOS等化電晶體
M61、M62‧‧‧預先充電電晶體
Mc‧‧‧晶胞存取電晶體
C‧‧‧記憶體晶胞
WL‧‧‧字線
BL、/BL‧‧‧位元線
OI、/IO‧‧‧全域位元線
ΦIO 、Φ/IO ‧‧‧全域位元線信號
ΦWL ‧‧‧選擇信號
ΦEQL ‧‧‧等化控制信號
ΦPBG ‧‧‧上拉後閘控制信號
ΦNBG ‧‧‧下拉後閘控制信號
ΦNSW ‧‧‧腳開關控制信號
VPCH ‧‧‧預先充電電壓
VNBGH ‧‧‧高電壓位準
VPBGL ‧‧‧低電壓位準
VHsupply ‧‧‧高供應電壓
VLsupply ‧‧‧低供應電壓
VWLH ‧‧‧高位準
VWLL ‧‧‧低位準
VBLH ‧‧‧高電壓
VBLL ‧‧‧低電壓
t0 、t1 、t2 、t3 、t4 、t5 、t6 、t0 ‧‧‧時刻
△V‧‧‧電壓偏差
第1圖是一先前技術感測放大器的一電路圖；第2a及2b圖繪示被應用於一先前技術感測放大器或在一先前技術感測放大器內產生的信號；第3圖是依據本發明之第一層面之第一實施例的一感測放大器的一電路圖；第4a就及4b圖繪示被應用於依據第一實施例的一感測放大器或在依據第一實施例的一感測放大器內產生的信號；第5圖是依據本發明之第一層面之第二實施例的一感測放大器的一電路圖；第6a及6b圖繪示被應用於依據第二實施例的一感測放大器或在依據第二實施例的一感測放大器內產生的信號；第7圖繪示依據第二實施例的一感測放大器的一可能 的拓撲；第8圖是依據第二實施例，有一等化電晶體配置在全域位元線之間的感測放大器的一電路圖；第9圖繪示依據本發明之第三層面的一半導體記憶體。
M21、M22、M31、M32‧‧‧電晶體
M50‧‧‧等化電晶體/P-MOS等化電晶體
M61、M62‧‧‧預先充電電晶體
Mc‧‧‧晶胞存取電晶體
C‧‧‧記憶體晶胞
BL、/BL‧‧‧位元線
WL‧‧‧字線
IO、/IO‧‧‧全域位元線
ΦEQL ‧‧‧等化控制信號
ΦPBG ‧‧‧上拉後閘控制信號
ΦNBG ‧‧‧下拉後閘控制信號
ΦIO 、Φ/IO ‧‧‧全域位元線信號
VPCH ‧‧‧預先充電電壓

Claims (20)

  1. 一種用以感測儲存在一記憶體晶胞陣列之複數記憶體晶胞中的資料的差動感測放大器，其包括：- 一第一CMOS反相器，其輸出被連接至一第一位元線且輸入被連接至與該第一位元線互補的一第二位元線，- 一第二CMOS反相器，其輸出被連接至該第二位元線且輸入被連接至該第一位元線，每一CMOS反相器包含：- 一上拉電晶體，具有一汲極及一源極，及- 一下拉電晶體，具有一汲極及一源極，每一CMOS反相器之該上拉電晶體及該下拉電晶體具有一共用汲極，該感測放大器具有一對通閘電晶體，被配置成將該第一及第二位元線連接至一第一及一第二全域位元線，以便分別在該等第一及第二位元線與該等第一及第二全域位元線之間傳輸資料，其特徵在於該等通閘電晶體由該等上拉電晶體或該等下拉電晶體構成。
  2. 如申請專利範圍第1項所述之差動感測放大器，其中該等上拉及該等下拉電晶體是至少具有一第一控制閘及一第二控制閘的多閘電晶體，且其中該等上拉電晶體之該等第二控制閘由一上拉第二控制信號驅動，該等下拉電晶體之該等第二控制閘由一下拉第二 控制信號驅動。
  3. 如申請專利範圍第2項所述之差動感測放大器，其中該差動感測放大器在一絕緣體上覆半導體基板上製造，該絕緣體上覆半導體基板包含與一基底基板間隔一絕緣層的一薄層半導性材料，且其中該等第二控制閘是在該絕緣層下方之該基底基板中形成的後控制閘。
  4. 如申請專利範圍第2項所述之差動感測放大器，其中該等上拉及該等下拉電晶體是具有獨立雙閘的鰭狀場效電晶體(FinFET)裝置。
  5. 如申請專利範圍第2至4項中任一項所述之差動感測放大器，其進一步包含一等化電晶體，該等化電晶體具有分別被耦接至該等第一及第二位元線中之一者的一源極及一汲極。
  6. 如申請專利範圍第5項所述之差動感測放大器，其中該等化電晶體是至少具有連接在一起的一第一控制閘及一第二控制閘的一多閘電晶體。
  7. 如申請專利範圍第5項所述之差動感測放大器，其中該等化電晶體是一P-MOS型電晶體，其實體地配置在該等上拉電晶體之間。
  8. 如申請專利範圍第1至4項中任一項所述之差動感測放大器，其具有被配置成分別耦接至該等第一及第二位元線的一對預先充電電晶體，以便將該等第一及第二位元線預先充電至一預先充電電壓，其中該等預先充電電晶體由該等上拉電晶體或由該等下拉電晶體構成。
  9. 如申請專利範圍第1至4項中任一項所述之差動感測放大器，其中該等通閘電晶體由該等上拉電晶體構成，且該等下拉電晶體之源極被電耦合並連接至一下拉電壓源，而無中間電晶體於該等下拉電晶體之源極與該下拉電壓源之間。
  10. 如申請專利範圍第1至4項中任一項所述之差動感測放大器，其中該等通閘電晶體由該等下拉電晶體構成，且該等上拉電晶體之源極被電耦合並連接至一上拉電壓源，而無中間電晶體於該等上拉電晶體之源極與該上拉電壓源之間。
  11. 如申請專利範圍第1至4項中任一項所述之差動感測放大器，其進一步包含一對預先充電電晶體，其中該等預先充電電晶體是至少具有連接在一起的一第一控制閘及一第二控制閘的多閘電晶體。
  12. 一種用以控制如申請專利範圍第2至7項中任一項所述之差動感測放大器的方法，該感測放大器被控制成執行用以預先充電該等位元線、感測並回寫儲存在一記憶體晶胞陣列之複數記憶體晶胞中之資料之操作，其中為了修改由該差動感測放大器所執行之操作，該上拉第二控制信號及/或該下拉第二控制電壓被修改。
  13. 如申請專利範圍第12項所述之方法，其中在一預先充電 操作期間，一低上拉第二控制信號被應用於該等上拉電晶體之該等第二控制閘，使得該等上拉電晶體傳導，且一低下拉第二控制信號被應用於該等下拉電晶體之該等第二控制閘，使得該等下拉電晶體不傳導。
  14. 如申請專利範圍第12項所述之方法，其中在一預先充電操作期間，一高上拉第二控制信號被應用於該等上拉電晶體之該等第二控制閘，使得該等上拉電晶體不傳導，且一高下拉第二控制信號被應用於該等下拉電晶體之該等第二控制閘，使得該等下拉電晶體傳導。
  15. 如申請專利範圍第12至14項中任一項所述之方法，其中在一感測操作期間，一高下拉第二控制信號被應用於該等下拉電晶體之該等第二控制閘，使得該等下拉電晶體傳導，且一高上拉第二控制信號被應用於該等上拉電晶體之該等第二控制閘，使得該等上拉電晶體不傳導。
  16. 如申請專利範圍第12至14項中任一項所述之方法，其中在一感測操作期間，一低下拉第二控制信號被應用於該等下拉電晶體之該等第二控制閘，使得該等下拉電晶體不傳導，且一低上拉第二控制信號被應用於該等上拉電晶體之該等第二控制閘，使得該等上拉電晶體傳導。
  17. 如申請專利範圍第12至14項中任一項所述之方法，其中在一回寫操作期間，一低上拉第二控制信號被應用於該等上拉電晶體之該等第二控制閘，使得該等上拉電晶體傳導，且一高下拉第二控制信號被應用於該等下拉電晶體之該等第二控制閘，使得該等下拉電晶體傳導。
  18. 一種用以控制如申請專利範圍第9項所述之差動感測放大器執行一讀取操作的方法，其中一高下拉第二控制信號被應用於該等下拉電晶體之該等第二控制閘，以使該等下拉電晶體成為空乏模式。
  19. 一種用以控制如申請專利範圍第10項所述之差動感測放大器執行一讀取操作的方法，其中一低上拉第二控制信號被應用於該等上拉電晶體之該等第二控制閘，以使該等上拉電晶體成為空乏模式。
  20. 一種併入一記憶體晶胞陣列的半導體記憶體，其特徵在於其包含如申請專利範圍第1至11項中任一項所述之至少一差動感測放大器。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2961926A1 (fr) 2010-06-29 2011-12-30 France Telecom Procede et dispositif de detection de chocs acoustiques
FR2974666B1 (fr) * 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor de precharge dedie
FR2982700B1 (fr) 2011-11-15 2014-02-07 Soitec Silicon On Insulator Amplificateur de lecture avec transistors de precharge et de decodage a grille double
FR2985839B1 (fr) 2012-01-16 2014-02-07 Soitec Silicon On Insulator Circuit et procede pour detecter une difference de tension sur une paire de lignes de signal duales, en particulier par un transistor d'egalisation
FR2988535B1 (fr) 2012-03-23 2014-03-07 Soitec Silicon On Insulator Circuit de pompage de charge a transistors munis de portes doubles en phase, et procédé de fonctionnement dudit circuit.
KR101980321B1 (ko) * 2013-04-17 2019-05-20 에스케이하이닉스 주식회사 이퀄라이저 회로 및 이를 포함하는 수신 회로
US9466493B2 (en) 2013-07-11 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Sense amplifier layout for FinFET technology
US9525063B2 (en) 2013-10-30 2016-12-20 Infineon Technologies Austria Ag Switching circuit
US9048838B2 (en) * 2013-10-30 2015-06-02 Infineon Technologies Austria Ag Switching circuit
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
CN110266299B (zh) * 2019-06-18 2023-05-16 麦歌恩电子(上海)有限公司 磁性开关芯片
CN115691587B (zh) * 2022-10-31 2024-05-17 长鑫存储技术有限公司 灵敏放大器及控制方法
CN116206642B (zh) * 2022-11-03 2024-03-29 北京超弦存储器研究院 半导体存储器件
CN117809708B (zh) * 2024-02-29 2024-05-07 浙江力积存储科技有限公司 存储阵列及提高存储阵列的数据读取准确度的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0411818A2 (en) * 1989-08-04 1991-02-06 STMicroelectronics Limited Current sensing amplifier for a memory
US5646900A (en) * 1995-01-12 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device
US6037808A (en) * 1997-12-24 2000-03-14 Texas Instruments Incorporated Differential SOI amplifiers having tied floating body connections
US20050141307A1 (en) * 2002-09-10 2005-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device comprising a differential sense amplifier, a write column selection switch and a read column selection switch
US20050264322A1 (en) * 2004-05-25 2005-12-01 Takaaki Nakazato SOI sense amplifier with pre-charge
US20070153601A1 (en) * 2005-12-03 2007-07-05 Dominique Savignac Integrated circuit and method of operating such a circuit
US7449922B1 (en) * 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US20100232243A1 (en) * 2009-03-12 2010-09-16 Nec Electronics Corporation Differential sense amplifier

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
JPH05167073A (ja) 1991-12-17 1993-07-02 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH06195977A (ja) 1992-12-25 1994-07-15 Kawasaki Steel Corp 半導体記憶装置
JP3337825B2 (ja) 1994-06-29 2002-10-28 三菱電機株式会社 内部配線を有する半導体装置およびその製造方法
JP3730373B2 (ja) * 1997-09-02 2006-01-05 株式会社東芝 半導体記憶装置
KR100847314B1 (ko) * 2006-09-07 2008-07-21 삼성전자주식회사 메모리 장치 및 메모리 장치의 프리차지 방법
US20090108351A1 (en) * 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
JP2011197015A (ja) 2008-07-22 2011-10-06 Sharp Corp 表示装置用基板及び液晶表示装置
FR2957186B1 (fr) 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
EP2365487A3 (en) 2010-03-11 2011-09-21 S.O.I. Tec Silicon on Insulator Technologies Nano-sense amplifier for memory
US8536898B2 (en) * 2010-06-02 2013-09-17 David James Rennie SRAM sense amplifier
FR2974666B1 (fr) 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor de precharge dedie
FR2974667B1 (fr) 2011-04-26 2020-10-02 S O I Tec Silicon On Insulator Tech Amplificateur de detection differentiel sans transistor de commutation

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0411818A2 (en) * 1989-08-04 1991-02-06 STMicroelectronics Limited Current sensing amplifier for a memory
US5646900A (en) * 1995-01-12 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device
US6037808A (en) * 1997-12-24 2000-03-14 Texas Instruments Incorporated Differential SOI amplifiers having tied floating body connections
US20050141307A1 (en) * 2002-09-10 2005-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device comprising a differential sense amplifier, a write column selection switch and a read column selection switch
US20050264322A1 (en) * 2004-05-25 2005-12-01 Takaaki Nakazato SOI sense amplifier with pre-charge
US20070153601A1 (en) * 2005-12-03 2007-07-05 Dominique Savignac Integrated circuit and method of operating such a circuit
US7449922B1 (en) * 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US20100232243A1 (en) * 2009-03-12 2010-09-16 Nec Electronics Corporation Differential sense amplifier

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