JP5491569B2 - スイッチトランジスタを有しない差動センス増幅器 - Google Patents
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Description
− ビットラインBLに接続された出力および相補ビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 相補ビットライン/BLに接続された出力およびビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタT21、T22と、
− ドレインおよびソースを有するプルダウントランジスタT31、T32とを備え、
それぞれのCMOSインバータのプルアップトランジスタT21、T22およびプルダウントランジスタT31、T32は共通ドレインを有する。
− 第1のビットラインに接続された出力および第1のビットラインに対して相補的な第2のビットラインに接続された入力を有する第1のCMOSインバータと、
− 第2のビットラインに接続された出力および第1のビットラインに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタと、
− ドレインおよびソースを有するプルダウントランジスタとを備え、
それぞれのCMOSインバータのプルアップトランジスタおよびプルダウントランジスタは共通ドレインを有し、
前記センス増幅器は、それぞれ前記第1および第2のビットライン及び前記第1及び第2のグローバルビットラインとの間でデータを転送するために、前記第1のビットラインおよび第2のビットラインをそれぞれ第1のグローバルビットラインおよび第2のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、前記パスゲートトランジスタは、前記プルアップトランジスタ又は前記プルダウントランジスタによって構成される。
○ プルアップトランジスタの第2の制御ゲートは、プルアップ第2制御信号によって駆動され、
○ プルダウントランジスタの第2の制御ゲートは、プルダウン第2制御信号によって駆動され、
− 差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲート(back control gates)であるか、または
− トランジスタは、独立した二重ゲートを有するFinFETデバイスであり、
− センス増幅器は、第1のビットラインおよび第2のビットラインのうちの一方にそれぞれ結合されるソースおよびドレインを有する等化トランジスタをさらに備え、
− 等化トランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− 等化トランジスタは、プルアップトランジスタ間に物理的に配列されているP−MOS型トランジスタであり、
− パスゲートトランジスタは、プルアップトランジスタによって構成され、プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続され、または、
− パスゲートトランジスタは、プルダウントランジスタによって構成され、プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続され、
− センス増幅器は、一対のプリチャージトランジスタをさらに備え、プリチャージトランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタである。
− プリチャージオペレーション中に、HIGHプルアップ第2制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加されるか、または
− 感知オペレーション中に、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加され、HIGHプルアップ第2制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第2の制御ゲートに印加されるか、または
− 感知オペレーション中に、LOWプルダウン第2制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第2の制御ゲートに印加され、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、
− 書き戻しオペレーション中に、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加され、
− 読み出しオペレーションを実行するために、HIGHプルダウン第2制御信号をプルダウントランジスタの第2の制御ゲートに印加し、プルダウントランジスタを空乏モードにするか、または
− 読み出しオペレーションを実行するために、LOWプルアップ第2制御信号をプルアップトランジスタの第2の制御ゲートに印加し、プルアップトランジスタを空乏モードにする。
ΔV=VBL−V/BL=(CCELL/ΣC)*(VCELL−VBLH/2)
で与えられる。
この式において、VCELLは、メモリキャパシタに蓄積された電圧であり、ΣC=CCELL+CBL+Cin,SAは、セルCのキャパシタンスとビットラインBLのキャパシタンスとセンス増幅器の入力キャパシタンスCin,SAの総和に対応する。この電圧変動は、ビットラインBL、/BLの間の電圧差でもある。
図3に例示されているように、本発明の第1の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加のプリチャージトランジスタM61、M62、および1つの追加の等化トランジスタM50を備える。
− 第1のビットラインBLに接続された出力および第1のビットラインBLに対して相補的な第2のビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 第2のビットライン/BLに接続された出力および第1のビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタM21、M22と、
− ドレインおよびソースを有するプルダウントランジスタM31、M32とを備え、
それぞれのCMOSインバータのプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は共通ドレインを有する。
次に、図3に例示されているようなセンス増幅器の動作プロセスについて説明する。図4aおよび4bには、センス増幅器に印加されるか、またはその中で生成される信号が示されている。示されているタイミングは、純粋に例示することを目的としたものである。
図5に例示されているように、本発明の第4の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32と、1つの追加の等化トランジスタM50とを備える。
− 第1のビットラインBLに接続された出力および第1のビットラインBLに対して相補的な第2のビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 第2のビットライン/BLに接続された出力および第1のビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタM21、M22と、
− ドレインおよびソースを有するプルダウントランジスタM31、M32とを備え、
それぞれのCMOSインバータのプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は共通ドレインを有する。
次に、図5に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図6aおよび6bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。
本発明の2つのすでに説明されている実施形態において、等化トランジスタM50は、N−MOS型トランジスタであり、等化制御信号φEQLは、しかるべく制御されている。
等化トランジスタを第1のビットラインBLと第2のビットライン/BLとの間に配列する代わりにグローバルビットラインIOと/IOとの間に配列することが可能である。これは、第2の実施形態の場合の図8に例示されている。したがって、等化トランジスタM50は、ビットラインBL、/BL上で等化を実行する代わりにグローバルビットラインIO、/IO上で等化を実行する。
本発明の第3の態様によれば、本発明の第1の態様によるメモリセルアレイ122および少なくとも1つのセンス増幅器を組み込んだ半導体メモリ120が図9に例示されている。
T21、T22 プルアップトランジスタ
T31、T32 プルダウントランジスタ
T10 ヘッドスイッチトランジスタ
T40 フットスイッチトランジスタ
T50 等化トランジスタ
T61、T62 プリチャージトランジスタ
T72、T71 パスゲートトランジスタ
BL 第1のビットライン
/BL 第2のビットライン
IO 第1のグローバルビットライン
/IO 第2のグローバルビットライン
WL ワードライン
C メモリセル
YDEC デコード制御信号
φWL LOW電圧レベルを選択信号
φEQL 等化制御信号φEQL
φPCH プリチャージ制御信号
φPSW ヘッドスイッチ制御信号
φNSW フットスイッチ制御信号
φPBG プルアップバックゲート制御信号
φNBG プルダウンバックゲート制御信号
φIO、φ/IO グローバルビットライン信号
VPBGH プリチャージ電圧
VHsupply HIGH供給電圧
VLsupply LOW供給電圧
VBLH、VPBGH、VNBGH、VWLH HIGH電圧レベル
VBLL、VPBGL、VNBGL、VWLL LOW電圧レベル
120 半導体メモリ
122 メモリセルアレイ
124 センス増幅器のバンク
126 行デコーダ
Claims (20)
- 1つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するための差動センス増幅器であって、
第1のビットラインに接続された出力および前記第1のビットラインに対して相補的な第2のビットラインに接続された入力を有する第1のCMOSインバータと、
前記第2のビットラインに接続された出力および前記第1のビットラインに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
ドレインおよびソースを有するプルアップトランジスタと、
ドレインおよびソースを有するプルダウントランジスタとを備え、
それぞれのCMOSインバータの前記プルアップトランジスタおよび前記プルダウントランジスタは共通ドレインを有し、
前記センス増幅器は、それぞれ前記第1および第2のビットライン及び前記第1及び第2のグローバルビットラインとの間でデータを転送するために、前記第1のビットラインおよび第2のビットラインをそれぞれ第1のグローバルビットラインおよび第2のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルアップトランジスタ又は前記プルダウントランジスタによって構成されることを特徴とする差動センス増幅器。 - 前記プルアップトランジスタおよび前記プルダウントランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートを有するマルチゲートトランジスタであり、
前記プルアップトランジスタの前記第2の制御ゲートは、第2のプルアップ制御信号によって駆動され、
プルダウントランジスタの前記第2の制御ゲートは、第2のプルダウン制御信号によって駆動されることを特徴とする請求項1に記載の差動センス増幅器。 - 前記差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、前記第2の制御ゲートは、前記絶縁層の下にある前記ベース基板内に形成されたバックコントロールゲートであることを特徴とする請求項2に記載の差動センス増幅器。
- 前記トランジスタは、独立した二重ゲートを有するFinFETデバイスであることを特徴とする請求項2に記載の差動センス増幅器。
- 前記第1のビットラインおよび第2のビットラインのうちの一方にそれぞれ結合されたソースおよびドレインを有する等化トランジスタをさらに備えることを特徴とする請求項2から4のいずれか一項に記載の差動センス増幅器。
- 前記等化トランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項5に記載の差動センス増幅器。
- 前記等化トランジスタは、前記プルアップトランジスタ間に物理的に配列されているP−MOS型トランジスタであることを特徴とする請求項5から6のいずれか一項に記載の差動センス増幅器。
- 前記第1のビットラインおよび第2のビットラインをプリチャージ電圧にプリチャージするために、前記第1のビットラインおよび第2のビットラインにそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタによって、または前記プルダウントランジスタによって構成されることを特徴とする請求項2から7のいずれか一項に記載の差動センス増幅器。
- 前記パスゲートトランジスタは、前記プルアップトランジスタ(M21、M22)によって構成され、
前記プルダウントランジスタの前記ソースはプルダウン電圧源に、前記プルダウントランジスタの前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項2から8のいずれか一項に記載の差動センス増幅器。 - 前記パスゲートトランジスタは、前記プルダウントランジスタに
よって構成され、
前記プルアップトランジスタの前記ソースはプルアップ電圧源に、前記プルアップトランジスタの前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項2から8のいずれか一項に記載の差動センス増幅器。 - 一対のプリチャージトランジスタをさらに備え、前記プリチャージトランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項1から6のいずれか一項に記載の差動センス増幅器。
- 請求項2から7のいずれか一項に記載の差動センス増幅器を制御するための方法であって、前記センス増幅器は、前記ビットラインをプリチャージし、1つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために制御され、
前記差動センス増幅器を制御して、前記プリチャージをすること、前記感知をすること、および前記書き戻しをすることの少なくとも1つを実行するために、前記第2のプルアップ制御信号および前記第2のプルダウン制御信号のうちの少なくとも1つを修正することを特徴とする方法。 - プリチャージオペレーション中に、LOWプルアップ第2制御信号は、前記プルアップトランジスタが導通するように前記プルアップトランジスタの前記第2の制御ゲートに印加され、LOWプルダウン第2制御信号は、前記プルダウントランジスタが導通しないように前記プルダウントランジスタの前記第2の制御ゲートに印加されることを特徴とする請求項12に記載の方法。
- プリチャージオペレーション中に、HIGHプルアップ第2制御信号は、前記プルアップトランジスタが導通しないように前記プルアップトランジスタの前記第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、前記プルダウントランジスタが導通するように前記プルダウントランジスタの前記第2の制御ゲートに印加されることを特徴とする請求項12に記載の方法。
- 感知オペレーション中に、HIGHプルダウン第2制御信号は、前記プルダウントランジスタが導通するように前記プルダウントランジスタの前記第2の制御ゲートに印加され、HIGHプルアップ第2制御信号は、前記プルアップトランジスタが導通しないように前記プルアップトランジスタの前記第2の制御ゲートに印加されることを特徴とする請求項12から14のいずれか一項に記載の方法。
- 感知オペレーション中に、LOWプルダウン第2制御信号は、前記プルダウントランジスタが導通しないように前記プルダウントランジスタの前記第2の制御ゲートに印加され、LOWプルアップ第2制御信号は、前記プルアップトランジスタが導通するように前記プルアップトランジスタの前記第2の制御ゲートに印加されることを特徴とする請求項12から14のいずれか一項に記載の方法。
- 書き戻しオペレーション中に、LOWプルアップ第2制御信号は、前記プルアップトランジスタが導通するように前記プルアップトランジスタの前記第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、前記プルダウントランジスタが導通するように前記プルダウントランジスタの前記第2の制御ゲートに印加されることを特徴とする請求項12から16のいずれか一項に記載の方法。
- 読み出しオペレーションを実行するために、請求項9に記載の差動センス増幅器を制御するための方法であって、HIGHプルダウン第2制御信号を前記プルダウントランジスタの前記第2の制御ゲートに印加して前記プルダウントランジスタを空乏モードにすることを特徴とする方法。
- 読み出しオペレーションを実行するために、請求項10に記載の差動センス増幅器を制御するための方法であって、LOWプルアップ第2制御信号を前記プルアップトランジスタの前記第2の制御ゲートに印加して前記プルアップトランジスタを空乏モードにすることを特徴とする方法。
- 請求項1から11のいずれか一項に記載の少なくとも1つの差動センス増幅器を備えることを特徴とするメモリセルアレイを組み込んだ半導体メモリ。
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