JP5491568B2 - 専用プリチャージトランジスタを有しない差動センスアンプ - Google Patents

専用プリチャージトランジスタを有しない差動センスアンプ Download PDF

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Description

本発明は、一般に、半導体メモリに関するものであり、より具体的には、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するためのセンスアンプに関するものである。
半導体メモリは、コンピュータ、サーバー、携帯電話などのハンドヘルドデバイス、プリンタ、ならびに多くのさらなる電子デバイスおよびアプリケーションにおいて利用されている。半導体メモリは、複数のメモリセルをメモリアレイに構成したものであり、それぞれのメモリセルに少なくとも１ビットの情報が格納される。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、そのような半導体メモリの一例である。本発明は、好ましくはＤＲＡＭにより具現化される。結果として、以下の説明は、ＤＲＡＭを非限定的な例として参照してなされる。
センスアンプは、ライン（ｌｉｎｅ）、いわゆるビット線を介して複数のメモリセルをアドレス指定するために使用される。従来のセンスアンプは、より具体的には、ビット線と基準線として使用される相補ビット線とを使って動作する差動増幅器であり、ビット線の対に現れる電圧の差を検出し、増幅する。
図１に例示されているように、従来のセンスアンプ回路は、バルクシリコンＣＭＯＳ技術で加工された１１個のトランジスタＴ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ１０、Ｔ４０、Ｔ５０、Ｔ６１、Ｔ６２、Ｔ７２、Ｔ７１を備える。
センスアンプは、メモリセル内に格納されているデータを感知し、書き戻すだけでなく、前記データを読み出し、新規データをセル内に書き込むためにも使用される。メモリセルＣは、セルアクセストランジスタＭｃのゲートを制御するワード線ＷＬによってアドレス指定され、前記セルアクセストランジスタＭｃはセルＣをビット線ＢＬに接続する。簡単にするため、センスアンプの左側のセルアレイからの１つのワード線ＷＬと１つのメモリセルＣのみが図示されている。
従来のセンスアンプは、一般に、
− ビット線ＢＬに接続された出力および相補ビット線／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 相補ビット線／ＢＬに接続された出力およびビット線ＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＴ２１、Ｔ２２と、
− ドレインおよびソースを有するプルダウントランジスタＴ３１、Ｔ３２とを備え、それぞれのＣＭＯＳインバータのプルアップトランジスタＴ２１、Ｔ２２およびプルダウントランジスタＴ３１、Ｔ３２は共通ドレインを有する。
プルダウントランジスタＴ３１、Ｔ３２のソースは、フットスイッチトランジスタ（ｆｏｏｔ ｓｗｉｔｃｈ ｔｒａｎｓｉｓｔｏｒ）Ｔ４０に接続され、このフットスイッチトランジスタは、通常はグランドＧＮＤと称されるＬＯＷ電圧レベルＶBLLでＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源にそれ自体接続され、フットスイッチ制御信号φNSWによって制御される。ＬＯＷ供給電圧ＶLsupplyのグランドレベルをセンスアンプにおける他の電圧レベルに対する基準として使用する。図１に例示されている回路では、フットスイッチトランジスタＴ４０は、Ｎ−ＭＯＳトランジスタである。フットスイッチ制御信号φNSWがＨＩＧＨである場合、フットスイッチトランジスタＴ４０は導通しており、グランド電圧がプルダウントランジスタＴ３１、Ｔ３２の共通ソースノードに伝達される。フットスイッチ制御信号φNSWがＬＯＷである場合、フットスイッチトランジスタＴ４０は阻止され、プルダウントランジスタＴ３１、Ｔ３２の共通ソースノードは、プルダウンされない。
プルアップトランジスタＴ２１、Ｔ２２のソースは、ヘッドスイッチトランジスタＴ１０に接続され、このヘッドスイッチトランジスタは、通常はＶＤＤなどのＨＩＧＨ電圧レベルＶBLHでＨＩＧＨ供給電圧ＶHsupplyを供給するプルアップ電圧源にそれ自体接続され、ヘッドスイッチ制御信号φPSWによって制御される。図１に例示されている回路では、ヘッドスイッチトランジスタＴ１０は、Ｐ−ＭＯＳトランジスタである。ヘッドスイッチ制御信号φPSWがＬＯＷである場合、ヘッドスイッチトランジスタＴ１０は導通しており、ＨＩＧＨ供給電圧ＶHsupplyがプルアップトランジスタＴ２１、Ｔ２２のソースに伝達される。制御信号φPSWがＨＩＧＨである場合、ヘッドスイッチトランジスタＴ１０は阻止され、プルアップトランジスタＴ２１、Ｔ２２の共通ソースノードは、プルアップされない、つまり、プルアップトランジスタＴ２１、Ｔ２２の共通ソースノードの電圧はフローティング状態である。
ヘッドスイッチトランジスタＴ１０およびフットスイッチトランジスタＴ４０の両方がオフにされると、つまり、ヘッドスイッチ制御信号φPSWがＨＩＧＨで、フットスイッチ制御信号φNSWがＬＯＷの場合に、センスアンプのすべてのノードはフローティング状態である。
センスアンプは、ビット線ＢＬと相補ビット線／ＢＬにそれぞれ結合され、ビット線ＢＬ、／ＢＬを、通常はＨＩＧＨ供給電圧ＶHsupplyとＬＯＷ供給電圧ＶLsupplyとの間の平均値となるプリチャージ電圧ＶPCHにプリチャージするように配列された一対の専用プリチャージトランジスタＴ６１、Ｔ６２をさらに備える。この平均値は、通常、ＨＩＧＨ供給電圧ＶHsupplyのＨＩＧＨ値の半分、つまり、ＶBLH／２であるが、それは、ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLが他の電圧の基準、すなわち、ＶBLL＝０として使用され、ＨＩＧＨ供給電圧ＶHsupplyおよびＬＯＷ供給電圧ＶLsupplyは通常それぞれそのＨＩＧＨ電圧レベルおよびＬＯＷ電圧レベルにあるからである。プリチャージ制御信号φPCHが、前記プリチャージトランジスタＴ６１、Ｔ６２のゲートに印加される。
センスアンプは、ソース／ドレイン端子がそれぞれビット線ＢＬ、／ＢＬのうちの一方に結合され、ゲートが等化制御信号φEQLによって制御される等化トランジスタＴ５０をさらに備える。図１に例示されている回路の等化トランジスタＴ５０は、Ｎ−ＭＯＳ型トランジスタである。
センスアンプは、２つの専用パスゲートトランジスタＴ７１、Ｔ７２をさらに備え、それらのゲートは、デコード制御信号ＹDECによって制御される。パスゲートトランジスタＴ７１、Ｔ７２のそれぞれは、ビット線ＢＬ、／ＢＬの一方を、入出力ラインとも称されるグローバルビット線ＩＯ、／ＩＯに接続する。パスゲートトランジスタＴ７１、Ｔ７２は、ビット線ＢＬ、／ＢＬとグローバルビット線ＩＯ、／ＩＯとの間でデータを転送するために使用される。
センスアンプは技術的には必要であるが、経済的な観点からは、センスアンプは、メモリアレイのサービス回路としてみなされでき、したがって、回路全体の面積を増やし、それゆえ製造コストを押し上げることにもなるオーバーヘッドとしてみなされうる。
したがって、そのようなセンスアンプに使用される面積を最小限に抑える継続的な努力がなされる。
本発明の目的は、簡素化された、ロバスト性を有するメモリセンスアンプを提案することである。この目的に関して、本発明は、第１の態様により、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するための差動センスアンプを提案し、これは、
− 第１のビット線に接続された出力および第１のビット線に対して相補的な第２のビット線に接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビット線に接続された出力および第１のビット線に接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタと、
− ドレインおよびソースを有するプルダウントランジスタとを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタおよびプルダウントランジスタは共通ドレインを有し、
前記センスアンプは、前記第１のビット線および前記第２のビット線をプリチャージ電圧にプリチャージするために、前記第１のビット線および前記第２のビット線にそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、プルアップトランジスタもしくはプルダウントランジスタによって構成される。
このセンスアンプの他の好ましい、ただし非限定的な、態様は以下のとおりである。
− プルアップトランジスタおよびプルダウントランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートを有するマルチゲートトランジスタであり、
○ プルアップトランジスタの第２の制御ゲートは、プルアップ第２制御信号によって駆動され、
○ プルダウントランジスタの第２の制御ゲートは、プルダウン第２制御信号によって駆動され、
− 差動センスアンプは、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲート（ｂａｃｋ ｃｏｎｔｒｏｌ ｇａｔｅｓ）であるか、または
− トランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴデバイスであり、
− センスアンプは、第１のビット線および第２のビット線のうちの一方にそれぞれ結合されるソースおよびドレインを有する等化トランジスタをさらに備え、
− 等化トランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− 等化トランジスタは、プルアップトランジスタ間に物理的に配列されているＰ−ＭＯＳ型トランジスタであり、
− プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続されるか、または、プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続され、
− センスアンプは、それぞれ第１のビット線および第２のビット線と第１のグローバルビット線および第２のグローバルビット線との間でデータを転送するために、前記第１のビット線および前記第２のビット線を第１のグローバルビット線および第２のグローバルビット線に接続するように配列された一対のパスゲートトランジスタをさらに備え、パスゲートトランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであるか、または、
− センスアンプは、それぞれ第１および第２のビット線と第１および第２のグローバルビット線との間でデータを転送するために、前記第１のビット線および前記第２のビット線をそれぞれ第１のグローバルビット線および第２のグローバルビット線に接続するように配列された一対のパスゲートトランジスタを有し、
○ パスゲートトランジスタは、プルアップトランジスタによって構成され、
○ プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続されるか、または
− センスアンプは、それぞれ第１および第２のビット線と第１および第２のグローバルビット線との間でデータを転送するために、前記第１のビット線および前記第２のビット線をそれぞれ第１のグローバルビット線および第２のグローバルビット線に接続するように配列された一対のパスゲートトランジスタを有し、
○ パスゲートトランジスタは、プルダウントランジスタによって構成され、
○ プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続される。
第２の態様によれば、本発明は、ビット線をプリチャージし、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、本発明の第１の態様による差動センスアンプを制御するための方法に関するものであり、差動センスアンプによって実行されるオペレーションを修正するために、プルアップ第２制御信号および／またはプルダウン第２制御信号を修正する。
本発明の方法の態様の他の好ましい、ただし非限定的な、態様は以下のとおりである。
− プリチャージオペレーション中に、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、ＬＯＷプルダウン第２制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第２の制御ゲートに印加されるか、または
− プリチャージオペレーション中に、ＨＩＧＨプルアップ第２制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加されるか、または
− 感知オペレーション中に、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルアップ第２制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第２の制御ゲートに印加されるか、または
− 感知オペレーション中に、ＬＯＷプルダウン第２制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第２の制御ゲートに印加され、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、
− 書き戻しオペレーション中に、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加され、
− 読み出しオペレーションを実行するために、ＨＩＧＨプルダウン第２制御信号をプルダウントランジスタの第２の制御ゲートに印加し、プルダウントランジスタを空乏モードにするか、または
− 読み出しオペレーションを実行するために、ＬＯＷプルアップ第２制御信号をプルアップトランジスタの第２の制御ゲートに印加し、プルアップトランジスタを空乏モードにする。
第３の態様によれば、本発明は、本発明の第１の態様による少なくとも１つの差動センスアンプを備えるメモリセルアレイを組み込んだ半導体メモリに関するものである。
本発明の他の態様、目的、および利点は、非制限的な例として与えられ、添付図面を参照しつつなされている、本発明の好ましい実施形態の以下の詳細な説明を読むとより明らかになるであろう。
従来技術のセンスアンプの回路図である。 従来技術のセンスアンプに印加されるか、またはその中で生成される信号を示す図である。 従来技術のセンスアンプに印加されるか、またはその中で生成される信号を示す図である。 本発明の第１の態様の第１の実施形態によるセンスアンプの回路図である。 第１の実施形態によるセンスアンプに印加されるか、またはその中で生成される信号を示す図である。 第１の実施形態によるセンスアンプに印加されるか、またはその中で生成される信号を示す図である。 本発明の第１の態様の第２の実施形態によるセンスアンプの回路図である。 第２の実施形態によるセンスアンプに印加されるか、またはその中で生成される信号を示す図である。 第２の実施形態によるセンスアンプに印加されるか、またはその中で生成される信号を示す図である。 本発明の第１の態様の第３の実施形態によるセンスアンプの回路図である。 第３の実施形態によるセンスアンプに印加されるか、またはその中で生成される信号を示す図である。 第３の実施形態によるセンスアンプに印加されるか、またはその中で生成される信号を示す図である。 第４の実施形態によるセンスアンプの可能なトポロジを示す図である。 グローバルビット線の間に配列された等化トランジスタを備える第３の実施形態によるセンスアンプの回路図である。 本発明の第３の態様による半導体メモリを示す図である。
次に、図１に例示されているような従来技術のセンスアンプの動作プロセスについて説明する。従来技術のセンスアンプを動作させたときに回路に印加されるか、または回路内に生成される一部の信号を図２ａおよび２ｂに示す。示されているタイミングは、純粋に例示することを目的としたものである。
メモリセルから読み出す前の第１のオペレーションは、等化とプリチャージである。最初に、ヘッドスイッチ制御信号φPSWをＨＩＧＨ電圧レベルに設定し、フットスイッチ制御信号φNSWをＬＯＷ電圧レベルに設定することによってセンスアンプをオフにする。センスアンプのすべての内部ノードは、フローティング状態になる。このオペレーションの前に、つまり時刻ｔ0において、センスアンプはラッチされた状態で動作しており、前のオペレーションに応じてビット線ＢＬと相補ビット線／ＢＬに相補的なＨＩＧＨおよびＬＯＷの供給電圧をかける。
ＨＩＧＨ電圧レベルを等化制御信号φEQLに印加して等化トランジスタＴ５０をオンにし、それにより、ビット線ＢＬ、／ＢＬを短絡させ、それらの電圧レベルを平均値ＶBLH／２に設定することによって等化を実行する。それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタＴ６１、Ｔ６２をオンにする。この例では、プリチャージトランジスタＴ６１、Ｔ６２はＮ−ＭＯＳ型トランジスタであり、そこで、ＨＩＧＨ電圧レベルをプリチャージ制御信号φPCHに印加することによって通じてプリチャージトランジスタＴ６１、Ｔ６２をオンにする。ここで、プリチャージ電圧ＶPCHはＶBLH／２である。
等化およびプリチャージオペレーションに対応する関係する時間間隔は、図２ａおよび２ｂでのｔ0＜ｔ＜ｔ1で与えられる。
プリチャージオペレーションは、等化を通じてプリチャージ電圧ＶBLH／２とビット線ＢＬ、／ＢＬで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
等化およびプリチャージが完了した後、プリチャージトランジスタＴ６１、Ｔ６２および等化トランジスタＴ５０は、図２ａおよび２ｂにおける時刻ｔ1に対応して、オフにされる。
ワード線ＷＬの電圧をＨＩＧＨレベルＶWLHに切り換えて、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよびビット線ＢＬは、それらの電荷を共有する。電圧の変動は、セルキャパシタとビット線ＢＬの両方に現れ、その結果、ビット線ＢＬ、／ＢＬの電圧の間に電圧差が生じる。相補ビット線／ＢＬ上の基準電圧と比較したこの変動の値は式
ΔＶ＝ＶBL−Ｖ/BL＝（ＣCELL／ΣＣ）＊（ＶCELL−ＶBLH／２）
で与えられる。
この式において、ＶCELLは、メモリキャパシタに蓄積された電圧であり、ΣＣ＝ＣCELL＋ＣBL＋Ｃin,SAは、セルＣのキャパシタンスとビット線ＢＬのキャパシタンスとセンスアンプの入力キャパシタンスＣin,SAの総和に対応する。この電圧変動は、ビット線ＢＬ、／ＢＬの間の電圧差でもある。
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図２ａおよび２ｂにおけるｔ2＜ｔ＜ｔ3に対応する。
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＨＩＧＨ供給電圧ＶHsupplyである場合、ビット線ＢＬの電圧は少し高くなり、電圧変動ΔＶは正になる。この状況は、図２ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＶBLLまたはＧＮＤである場合、ビット線ＢＬの電圧は少し低くなり、電圧変動ΔＶは負になる。この状況は、図２ｂに例示されている。
時刻ｔ3において、感知オペレーションを、フットスイッチ制御信号φNSWをＨＩＧＨ電圧レベルに上げて、フットスイッチトランジスタＴ４０をオンにすることによって開始する。これにより、プルダウントランジスタＴ３１、Ｔ３２の共通ソースノードは、プルダウン電圧源のＬＯＷ供給電圧ＶLsupplyにプルダウンされる。ビット線ＢＬ、／ＢＬ上の電圧はＶBLH／２＋ΔＶおよびＶBLH／２にそれぞれ設定され、これらの電圧がプルダウントランジスタＴ３１、Ｔ３２ゲートに印加されると、プルダウントランジスタＴ３１、Ｔ３２がこれによりオンになる。
２つのプルダウントランジスタＴ３１、Ｔ３２のクロスカップリング接続は、トランジスタへのゲート電圧を上げてドレイン電圧を下げ、またその逆も行う。ゲート電圧が高いほど、関係するトランジスタに流れ込むシンク電流は多くなり、他方に比べてすでに低くなっていた対応するドレイン電圧が速くプルダウンされる。こうして２つのビット線ＢＬ、／ＢＬの間の電圧差が増幅される。関係する時間間隔は、図２ａおよび２ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
時刻ｔ4において、完全なＨＩＧＨ供給電圧ＶHsupplyへのすでに増幅されている差信号を飽和させるために、ヘッドスイッチトランジスタＴ１０がヘッドスイッチ制御信号φPSWを通じてオンにされ、これにより、プルアップトランジスタＴ２１、Ｔ２２の共通ソースがプルアップ電圧源のＨＩＧＨ供給電圧ＶHsupplyへプルアップされる。プルダウントランジスタＴ３１、Ｔ３２と同様にして、プルアップトランジスタＴ２１、Ｔ２２のクロスカップリング接続は、トランジスタへのゲートオーバードライブ電圧（絶対値）を上げて絶対ドレイン／ソース間電圧を下げ、またその逆も行う。このプロセスは、プルダウントランジスタＴ３１、Ｔ３２について説明しているものに相当しているが、ここでは、プルアッププロセスが得られ、その結果、２つのビット線ＢＬ、／ＢＬ間の電圧差が大きくなる。
Ｎチャネルトランジスタに関係するプルダウンプロセスとＰチャネルトランジスタに関係するプルアッププロセスの両方の組み合わせにより、完全なＣＭＯＳ電圧レベルに達するまでビット線ＢＬ、／ＢＬの間の電圧差が増幅される。
論理「１」がセルＣ内に格納される図２ａに示されている場合において、電圧差ΔＶが最初に正である結果生じるビット線ＢＬ、／ＢＬの間の電圧差は、飽和に達するまでに増幅され、そこで、ＢＬの電圧はＨＩＧＨ供給電圧ＶHsupplyに等しくなり、相補ビット線／ＢＬの電圧はＬＯＷ供給電圧ＶLsupplyにプルダウンされる。論理「０」がセルＣ内に格納される図２ｂに示されている場合において、電圧差ΔＶが最初に負である結果生じるビット線ＢＬ、／ＢＬの間の電圧差は、前記ビット線ＢＬ、／ＢＬの電圧がビット線ＢＬの電圧がＬＯＷ供給電圧ＶLsupplyのレベルになり相補ビット線／ＢＬの電圧がＨＩＧＨ供給電圧ＶHsupplyのレベルになることで最終的に安定化するように増幅される。
次いで、ワード線ＷＬがまだアクティベートされているのでセルＣの内容はその初期値に復元される。この２つのビット線ＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンスアンプ内を流れることが回避される。これらのＣＭＯＳレベルは、パスゲートトランジスタＴ７１、Ｔ７２を通じて、前記パスゲートトランジスタＴ７１、Ｔ７２をデコード信号ＹDECを使って導通させることによって、グローバルビット線ＩＯ、／ＩＯに容易に遅延転送できる。
図２ａおよび２ｂからわかるように、関係する時間間隔は、ｔ4＜ｔ＜ｔ5に対応する。
時刻ｔ5において、セルＣ内のデータを保持するために、ワード線ＷＬをデアクティベートすることによって、つまり、ＬＯＷ電圧レベルを選択信号φWLに印加することによって、セルアクセストランジスタＭｃをオフにする。
時刻ｔ6において、フットスイッチ制御信号φNSWをＬＯＷ電圧レベルに設定し、それによりプルダウントランジスタＴ３１、Ｔ３２の共通ソースノードをプルダウン電圧源から絶縁することによってフットスイッチトランジスタＴ４０をオフにする。
それと同時に、ヘッドスイッチ制御信号φＰＳＷをＨＩＧＨ電圧レベルに設定し、それによりプルアップトランジスタＴ２１、Ｔ２２の共通ソースノードをプルアップ電圧源から絶縁することによってヘッドスイッチトランジスタＴ１０もオフにする。プルアップトランジスタＴ２１、Ｔ２２およびプルダウントランジスタＴ３１、Ｔ３２はこうしてデアクティベートされる。
時刻ｔ0'において、上述のようにプリチャージオペレーションと等化オペレーションとから新しいサイクルが開始する。
セルＣにデータを書き込むために、またはセルＣに格納されているデータを読み出すために、ＨＩＧＨ電圧レベルのデコード制御信号ＹDECをパスゲートトランジスタＴ７１、Ｔ７２のゲートに印加し、それらをオンにする。
以下では、本発明の第１の態様によるセンスアンプの３つの実施形態および本発明の第２の態様による方法によって制御されるときのそれらに関連する動作プロセスについて説明する。
第１の実施形態：プリチャージトランジスタなし
図３に例示されているように、本発明の第１の実施形態によるセンスアンプは、インバータ用に４つのトランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２を備え、さらに、２つの追加のパスゲートトランジスタＭ７１、Ｍ７２、２つの追加のスイッチトランジスタＭ１０、Ｍ４０、および１つの追加の等化トランジスタＭ５０を備える。
従来技術のセンスアンプを例示している図１に関して、また簡単にするために、センスアンプの左側に、１つのワード線ＷＬと１つのメモリセルＣのみが図示されている。セルＣは、セルアクセストランジスタＭｃのゲートを制御するワード線ＷＬによってアドレス指定され、前記セルアクセストランジスタＭｃはセルＣをビット線に接続する。
第１の実施形態による１つのメモリセルアレイのうちの複数のメモリセルＣ内に格納されているデータを感知するための差動センスアンプは、
− 第１のビット線ＢＬに接続された出力および第１のビット線ＢＬに対して相補的な第２のビット線／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビット線／ＢＬに接続された出力および第１のビット線ＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＭ２１、Ｍ２２と、
− ドレインおよびソースを有するプルダウントランジスタＭ３１、Ｍ３２とを備え、それぞれのＣＭＯＳインバータのプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は共通ドレインを有する。
図３の示されている実施形態において、プルアップトランジスタＭ２１、Ｍ２２は、Ｐ−ＭＯＳ型トランジスタであり、プルダウントランジスタＭ３１、Ｍ３２は、Ｎ−ＭＯＳ型トランジスタである。
上で説明されている従来技術のセンスアンプとは異なり、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は、マルチゲートトランジスタであり、少なくとも第１の制御ゲートと、第１の制御ゲートに関してトランジスタのスレショルド電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有する。例えば、第１の制御ゲートは、フロントコントロールゲートとすることができ、第２の制御ゲートは、バックコントロールゲートとすることができる。
従来技術のセンスアンプのトランジスタは、バルクシリコンＣＭＯＳ技術で製造されているが、本発明によるセンスアンプのトランジスタは、好ましくは、セミコンダクタオンインシュレータ（ＳｅＯＩ）技術で製造される。
ＳｅＯＩトランジスタでは、バルクＣＭＯＳで製造されるトランジスタと比較してランダムスレショルド電圧ミスマッチが低い。ランダムスレショルド電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、ＳｅＯＩトランジスタを使用すると、許容可能なランダムスレショルド電圧ミスマッチを保ちながら前記トランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンスアンプでは、その古典的なバルクベースのセンスアンプに比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
好ましい一実施形態では、差動センスアンプは、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第１の制御ゲートは、フロントコントロールゲートであり、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型（ＦＤ）ＳＯＩトランジスタとすることができる。
あるいは、センスアンプのトランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴ型トランジスタである。ＦｉｎＦＥＴ型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第１の制御ゲートは、フロントコントロールゲートでありそれぞれのプルアップトランジスタおよびプルダウントランジスタの第２の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第２制御信号は、プルアップバックゲート制御信号であり、プルダウン第２制御信号は、プルダウンバックゲート制御信号である。
再び図３を参照すると、プルアップトランジスタＭ２１、Ｍ２２のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、ＬＯＷ電圧レベルＶPBGLからＨＩＧＨ電圧レベルＶPBGHまでの範囲を含む範囲内の電圧値をとりうる。
プルダウントランジスタＭ３１、Ｍ３２のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、ＬＯＷ電圧レベルＶNBGLからＨＩＧＨ電圧レベルＶNBGHまでの範囲を含む範囲内の電圧値をとりうる。
プルダウントランジスタＭ３１、Ｍ３２のソースは、フットスイッチトランジスタＭ４０に接続され、このフットスイッチトランジスタＭ４０それ自体はＬＯＷ供給電圧ＶLsupplyのプルダウン電圧源に接続されている。ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLL、例えば、グランドＧＮＤをセンスアンプにおける他の電圧レベルに対する基準として使用する。前記フットスイッチトランジスタＭ４０はフットスイッチ制御信号φNSWによって制御される。図３に例示されている回路では、フットスイッチトランジスタＭ４０は、Ｎ−ＭＯＳトランジスタである。制御信号φNSWがＨＩＧＨである場合、フットスイッチトランジスタＭ４０は導通しており、ＬＯＷ供給電圧ＶLsupplyがプルダウントランジスタＭ３１、Ｍ３２の共通ソースノードに伝達される。フットスイッチ制御信号φNSWがＬＯＷである場合、フットスイッチトランジスタＭ４０は阻止され、プルダウントランジスタＭ３１、Ｍ３２の共通ソースノードは、プルダウンされない。
プルアップトランジスタＭ２１、Ｍ２２のソースは、ヘッドスイッチトランジスタＭ１０に接続され、このヘッドスイッチトランジスタＭ１０それ自体はＨＩＧＨ供給電圧ＶHsupplyのプルアップ電圧源に接続され、ヘッドスイッチ制御信号φPSWによって制御される。図３に例示されている回路では、ヘッドスイッチトランジスタＭ１０は、Ｐ−ＭＯＳトランジスタである。ヘッドスイッチ制御信号φPSWがＬＯＷである場合、ヘッドスイッチトランジスタＭ１０は導通しており、ＨＩＧＨ供給電圧ＶHsupplyがプルアップトランジスタＭ２１、Ｍ２２のソースに伝達される。制御信号φPSWがＨＩＧＨである場合、ヘッドスイッチトランジスタＭ１０は阻止され、プルアップトランジスタＭ２１、Ｍ２２の共通ソースノードは、プルアップされない、つまり、プルアップトランジスタＭ２１、Ｍ２２の共通ソースノードの電圧はフローティング状態である。
ヘッドスイッチトランジスタＭ１０およびフットスイッチトランジスタＭ４０の両方がオフにされると、つまり、ヘッドスイッチ制御信号φPSWがＨＩＧＨで、フットスイッチ制御信号φNSWがＬＯＷの場合に、センスアンプのすべてのノードはフローティング状態である。
等化は、最新技術の回路の場合のように等化トランジスタＭ５０を通じて行うことができる。等化を通じて所望のプリチャージ電圧とビット線ＢＬ、／ＢＬで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、前記第１のビット線ＢＬおよび第２のビット線／ＢＬにそれぞれ結合されるように配列された一対のプリチャージトランジスタを備え、ビット線ＢＬ、／ＢＬをプリチャージ電圧までプリチャージする。
プリチャージトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。こうして図１に示されているような専用プリチャージトランジスタＴ６１、Ｔ６２および対応するプリチャージ制御信号φPCHは省かれる。
図３のセンスアンプは、２つのパスゲートトランジスタＭ７１、Ｍ７２をさらに備え、それらのゲートは、デコード制御信号ＹDECによって制御され、前記パスゲートトランジスタＭ７１、Ｍ７２は第１のビット線ＢＬおよび第２のビット線／ＢＬをそれぞれ第１のグローバルビット線ＩＯおよび第２のグローバルビット線／ＩＯにそれぞれ接続する。パスゲートトランジスタＭ７１、Ｍ７２は、第１のビット線ＢＬおよび第２のビット線／ＢＬと第１のグローバルビット線ＩＯおよび第２のグローバルビット線／ＩＯとの間でそれぞれデータを転送するために使用される。
第１のグローバルビット線ＩＯおよび第２のグローバルビット線／ＩＯは、データを処理するため、通常は二次センスアンプ（ＳＳＡ）と称される、さらなる信号処理回路（図示せず）に接続される。
等化トランジスタＭ５０および図３のパスゲートトランジスタＭ７１、Ｍ７２は、バックコントロールゲートを持つＳＯＩデバイスとして明示的には示されていない。ＳＯＩ集積回路の一部として、これらは、好ましくは、ＳＯＩトランジスタとしても実現される。これらは、少なくとも第１の制御ゲートとその第１の制御ゲートに関して前記トランジスタのスレショルド電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有するマルチゲートトランジスタとすることができる。
等化トランジスタＭ５０およびパスゲートトランジスタＭ７１、Ｍ７２は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成することができ、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。
次いで、それらのオペレーションを実行することを可能にする値でそれらの各バックコントロール電圧を選択する。適宜、それらの各バックコントロールゲートおよびそれらの各フロントコントロールゲートも、一緒に接続することで、相互コンダクタンスを高めることができ、その結果、センスアンプの等化およびデコードが高速化される。
専用プリチャージトランジスタを備えないセンスアンプの動作プロセス
次に、図３に例示されているようなセンスアンプの動作プロセスについて説明する。図４ａおよび４ｂには、センスアンプに印加されるか、またはその中で生成される信号が示されている。示されているタイミングは、純粋に例示することを目的としたものである。
センスアンプの好ましい動作プロセスは、図４ａおよび４ｂに示されている。相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタの機能が構成されるので、センスアンプのすべての部分機能は、Ｎ−ＭＯＳからＰ−ＭＯＳ側へ、またその逆方向にスワップすることができる。例えば、ビット線ＢＬ、／ＢＬをＰチャネルデバイスと、またはＮチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。この例示されているプロセスでは、感知は、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウンソース電圧に接続されたプルダウントランジスタＭ３１、Ｍ３２を通じて行われる。
メモリセルから読み出す前の第１のオペレーションは、等化とプリチャージである。このオペレーションの前に、つまり、時刻ｔ0の前には、センスアンプはラッチされた状態で動作しており、前のオペレーションに応じて、第１のビット線ＢＬおよび第２のビット線／ＢＬに相補的なＨＩＧＨ供給電圧ＶHsupplyおよびＬＯＷ供給電圧ＶLsupplyをかける。
時刻ｔ0において、フットスイッチ制御信号φNSWをＬＯＷ電圧レベルに設定し、それによりプルダウントランジスタＭ３１、Ｍ３２の共通ソースノードをＬＯＷ供給電圧ＶLsupplyのプルダウン電圧源から絶縁することによってフットスイッチトランジスタＭ４０をオフにする。
それと同時に、ヘッドスイッチ制御信号φPSWをＨＩＧＨレベルに設定し、それによりプルアップトランジスタＭ２１、Ｍ２２の共通ソースノードをＬＯＷ供給電圧ＶLsupplyのプルアップ電圧源から絶縁することによってヘッドスイッチトランジスタＭ１０もオフにする。
また時刻ｔ0において、プルアップバックゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに上げて、制御ゲートに関するプルアップトランジスタＭ２１、Ｍ２２のスレショルド電圧の絶対値を大きくして、プルアップトランジスタＭ２１、Ｍ２２をオフにする。それと同時に、プルダウンバックゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに下げて、制御ゲートに関するプルダウントランジスタＭ３１、Ｍ３２のスレショルド電圧を高くし、これらもオフにする。
各バックコントロールゲートを通じてプルアップトランジスタおよびプルダウントランジスタをオフにするステップは、ヘッドスイッチトランジスタＭ１０およびフットスイッチトランジスタＭ４０がそれぞれこれらをプルアップ電圧源およびプルダウン電圧源から絶縁するので、絶対に必要というわけではないことに留意されたい。
時刻ｔ1において、等化制御信号φEQLをＨＩＧＨ電圧レベルに切り換えて等化トランジスタＭ５０をオンにし、それにより、ビット線ＢＬ、／ＢＬを短絡させ、それらの電圧レベルを平均値ＶBLH／２に設定することによって等化を実行する。ヘッドスイッチ制御信号φPSWをＬＯＷレベルに下げて、ヘッドスイッチトランジスタＭ１０をオンにし、それにより、プルアップトランジスタＭ２１、Ｍ２２の共通ソースノードをプルアップ電圧源に接続する。
また時刻ｔ1において、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyは、選択されたプリチャージレベル、典型的にはそれの前者およびＨＩＧＨ値ＶBLHの半分まで下げられ、プルアップトランジスタＭ２１、Ｍ２２は、両方とも、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定することによって空乏モードに切り換えられる。プルアップトランジスタＭ２１、Ｍ２２は、これにより導通状態になり、プルアップ電圧源からビット線ＢＬ、／ＢＬへ電荷の移動を行うことができる。このオペレーションにより、ビット線ＢＬ、／ＢＬはプリチャージ電圧ＶBLH／２に設定される。
等化およびプリチャージオペレーションに対応する関係する時間間隔は、図４ａおよび４ｂにおけるｔ1＜ｔ＜ｔ2である。
プリチャージオペレーションは、等化を通じて所望のプリチャージ電圧とビット線ＢＬ、／ＢＬで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
時刻ｔ2において、等化およびプリチャージオペレーションが完了した後に、ヘッドスイッチ制御信号φPSWをＨＩＧＨ電圧レベルに上げて、ヘッドスイッチトランジスタＭ１０をオフにする。プルアップバックゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに上げて、プルアップトランジスタＭ２１、Ｍ２２をオフにする。プルアップ電圧源のＨＩＧＨ供給電圧ＶHsupplyをＨＩＧＨ値ＶBLHに戻す。
時刻ｔ3において、ワード線ＷＬに印加される選択信号φWLをＨＩＧＨレベルＶWLHに設定し、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよび第１のビット線ＢＬは、それらの電荷を共有する。電圧変動ΔＶは、第１のビット線ＢＬ上に現れ、その結果、第１のビット線ＢＬと第２のビット線／ＢＬとの間に電圧差が生じる。この電圧変動ΔＶの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルＣに最初に格納されたデータに依存する。
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図４ａおよび４ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＨＩＧＨ供給電圧ＶHsupplyである場合、第１のビット線ＢＬの電圧は少し高くなる。この状況は、図４ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＬＯＷ供給電圧ＶLsupplyである場合、第１のビット線ＢＬの電圧は少し低くなる。この状況は、図４ｂに例示されている。
時刻ｔ4において、感知オペレーションが開始するが、そのためには、フットスイッチ制御信号φNSWを上げて、それによりプルダウントランジスタＭ３１、Ｍ３２の共通ソースノードをＬＯＷ供給電圧ＶLsupplyにプルダウンすることによってフットスイッチトランジスタＭ４０をオンにする。プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに設定することによってプルダウントランジスタＭ３１、Ｍ３２をオンにする。こうして、従来技術のセンスアンプ内にある場合と同様に２つのビット線ＢＬ、／ＢＬの間の電圧差が増幅される。関係する時間間隔は、図４ａおよび４ｂにおけるｔ4＜ｔ＜ｔ5に対応する。
時刻ｔ5において、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyの完全なＨＩＧＨ電圧レベルＶBLHにすでに増幅されている差信号を飽和させるために、ヘッドスイッチ制御信号φPSWを通じてヘッドスイッチトランジスタＭ１０をオンにし、これにより、プルアップトランジスタＭ２１、Ｍ２２の共通ソースノードをＨＩＧＨ供給電圧ＶHsupplyへプルアップする。プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定することによってプルアップトランジスタＭ２１、Ｍ２２をオンにする。
プルダウントランジスタＭ３１、Ｍ３２およびプルアップトランジスタＭ２１、Ｍ２２の各動作の組み合わせは、センスアンプを飽和させ、電圧変動ΔＶ（正または負）の初期値に応じてビット線ＢＬ、／ＢＬをプルアップ電圧源およびプルダウン電圧源の各電圧に設定する。
論理「１」がセルＣ内に格納される図４ａに示されている場合において、第１のビット線ＢＬ上の正の初期電圧変動ΔＶは、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyにおける飽和まで増幅され、その一方で、第２のビット線／ＢＬはプルダウン電圧源によって供給されるＬＯＷ供給電圧ＶLsupplyにプルダウンされる。論理「０」がセルＣ内に格納される図４ｂに示されている場合において、第１のビット線ＢＬ上の負の初期電圧変動ΔＶは、プルダウン電圧源によって供給されるＬＯＷ供給電圧ＶLsupplyにプルダウンされ、その一方で、第２のビット線／ＢＬはプルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyまで飽和される。
次いで、ワード線ＷＬがまだアクティベートされているのでセルＣの内容はその初期値に復元される。この２つのビット線ＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンスアンプ内を流れることが回避される。これらのＣＭＯＳレベルは、パスゲートトランジスタＭ７１、Ｍ７２を通じて、前記パスゲートトランジスタＭ７１、Ｍ７２をデコード信号ＹDECを使って導通させることによって、グローバルビット線ＩＯ、／ＩＯに容易に遅延転送できる。
図４ａおよび４ｂからわかるように、関係する時間間隔は、ｔ5＜ｔ＜ｔ6に対応する。
時刻ｔ6において、メモリセルＣ内のデータを保持するために、ワード線ＷＬをデアクティベートすることによって、つまり、選択信号φWLをＬＯＷ電圧レベルＶWLLに設定することによって、セルアクセストランジスタＭｃをオフにする。
時刻ｔ0'において、上述のようにプリチャージオペレーションと等化オペレーションとから新しいサイクルが開始する。
セルＣにデータを書き込むために、またはセルＣに格納されているデータを読み出すために、ＨＩＧＨ電圧レベルのデコード制御信号ＹDECを、時刻ｔ5から時刻ｔ6までの間に、パスゲートトランジスタＭ７１、Ｍ７２のゲートに印加し、それらをオンにする。
すでに述べているように、感知オペレーションは、プルダウントランジスタＭ３１、Ｍ３２の代わりにプルアップトランジスタＭ２１、Ｍ２２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。感知オペレーションの実行中、つまり、ｔ4からｔ5までの間に、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定して、プルアップトランジスタＭ２１、Ｍ２２をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに保持して、プルダウントランジスタＭ３１、Ｍ３２をオフ状態に保持する。
それと同時に、ヘッドスイッチ制御信号φPSWをＨＩＧＨ電圧レベルに上げて、ヘッドスイッチトランジスタＭ１０をオンにし、それにより、プルアップトランジスタＭ２１、Ｍ２２の共通ソースノードをプルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyにプルアップするが、フットスイッチ制御信号φNSWをＬＯＷ電圧レベルに保持することによって、フットスイッチトランジスタＭ４０をオフ状態に保持する。
他のオペレーションも、すでに説明されている制御信号によって実行される。
第２の実施形態：スイッチトランジスタなし、およびプリチャージトランジスタなし
図５に例示されているように、本発明の第２の実施形態によるセンスアンプは、インバータ用に４つのトランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２を備え、さらに、２つの追加の専用パスゲートトランジスタＭ７１、Ｍ７２および１つの追加の等化トランジスタＭ５０を備える。
第２の実施形態は、スイッチトランジスタＭ１０、Ｍ４０がさらに存在していない場合を除き第１の実施形態に類似している。したがって、２つの実施形態の違いのみを説明する。
スイッチトランジスタＭ１０、Ｍ４０のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
プルアップトランジスタＭ２１、Ｍ２２のソースは、プルアップトランジスタＭ２１、Ｍ２２のソースとプルアップ電圧源との間に中間トランジスタを置くことなく、ＨＩＧＨ供給電圧ＶHsupplyを供給するプルアップ電圧源に直接接続される。前述の従来技術のセンスアンプと比較すると、ヘッドスイッチトランジスタＴ１０が省かれており、その結果、より面積効率の高いセンスアンプが実現される。
プルダウントランジスタＭ３１、Ｍ３２のソースは、プルダウントランジスタＭ３１、Ｍ３２のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンスアンプと比較すると、フットスイッチトランジスタＴ４０が省かれており、その結果、より面積効率の高いセンスアンプが実現される。
さらに、４つのトランジスタの代わりに２つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、電圧の関係に関する制約条件を緩和する。
第２の実施形態によるセンスアンプの動作プロセス
次に、図５に例示されているようなセンスアンプの動作プロセスについて説明する。センスアンプに印加されるか、またはその中で生成される信号が、図６ａおよび６ｂに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。図６ａは、セルＣが論理「１」を格納するときの場合を例示しており、図６ｂは、セルＣが論理「０」を格納するときの場合を例示している。
このプロセスは、省かれたヘッドスイッチ制御信号φPSWおよびフットスイッチ制御信号φNSWを除き、第１の実施形態の場合と同じである。したがって、このプロセスの説明は、ヘッドスイッチ制御信号φPSWおよびフットスイッチ制御信号φNSWなしの、第１の実施形態の場合と同じである。しかし、すると、プリチャージオペレーションを実行しないインバータのトランジスタをオフにする必要が生じる。
第３の実施形態：スイッチトランジスタなし、専用プリチャージトランジスタなしおよび専用パスゲートトランジスタなし
図７に例示されているように、本発明の第３の実施形態によるセンスアンプは、インバータ用の４つのトランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２および１つの追加の等化トランジスタＭ５０を備える。
図７のセンスアンプは、
− 第１のビット線ＢＬに接続された出力および第１のビット線ＢＬに対して相補的な第２のビット線／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビット線／ＢＬに接続された出力および第１のビット線ＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＭ２１、Ｍ２２と、
− ドレインおよびソースを有するプルダウントランジスタＭ３１、Ｍ３２とを備え、それぞれのＣＭＯＳインバータのプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は共通ドレインを有する。
図７の示されている実施形態において、プルアップトランジスタＭ２１、Ｍ２２は、Ｐ−ＭＯＳ型トランジスタであり、プルダウントランジスタＭ３１、Ｍ３２は、Ｎ−ＭＯＳ型トランジスタである。
図１のセンスアンプとは異なり、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は、マルチゲートトランジスタであり、少なくとも第１の制御ゲートと、第１の制御ゲートに関してトランジスタのスレショルド電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有する。例えば、第１の制御ゲートは、フロントコントロールゲートとすることができ、第２の制御ゲートは、バックコントロールゲートとすることができる。
従来技術のセンスアンプのトランジスタは、バルクシリコンＣＭＯＳ技術で製造されているが、本発明によるセンスアンプのトランジスタは、好ましくは、セミコンダクタオンインシュレータ（ＳｅＯＩ）技術で製造される。
ＳｅＯＩトランジスタでは、バルクＣＭＯＳで製造されるトランジスタと比較してランダムスレショルド電圧ミスマッチが低い。ランダムスレショルド電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、ＳｅＯＩトランジスタを使用すると、許容可能なランダムスレショルド電圧ミスマッチを保ちながら前記トランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンスアンプでは、その古典的なバルクベースのセンスアンプに比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
好ましい一実施形態では、差動センスアンプは、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第１の制御ゲートは、フロントコントロールゲートであり、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型（ＦＤ）ＳＯＩトランジスタとすることができる。
あるいは、センスアンプのトランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴ型トランジスタである。ＦｉｎＦＥＴ型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第１の制御ゲートは、フロントコントロールゲートであり、それぞれのプルアップトランジスタおよびプルダウントランジスタの第２の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第２制御信号は、プルアップバックゲート制御信号であり、プルダウン第２制御信号は、プルダウンバックゲート制御信号である。
再び図７を参照すると、プルアップトランジスタＭ２１、Ｍ２２のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、ＬＯＷ電圧レベルＶPBGLからＨＩＧＨ電圧レベルＶPBGHまでの範囲を含む範囲内の電圧値をとりうる。
プルダウントランジスタＭ３１、Ｍ３２のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、ＬＯＷ電圧レベルＶNBGLからＨＩＧＨ電圧レベルＶNBGHより高い電圧レベルまでの範囲を含む範囲内の電圧値をとりうる。
センスアンプは、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のコンフリクトを回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタＴ１０およびフットスイッチトランジスタＴ４０をオフにすることによって最新技術のセンスアンプ内において実行される。
本発明によれば、図１のスイッチトランジスタＴ１０、Ｔ４０は省かれ、センスアンプのオフにするオペレーションは、プルアップトランジスタＭ２１、Ｍ２２およびプルダウンＭ３１、Ｍ３２のスレショルド電圧（Ｐチャネルについては絶対値）を、プリチャージオペレーションにおいて印加される電圧に対し前記トランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２のスレショルド電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビット線ＢＬおよび／ＢＬ上の電圧の可能なすべての組み合わせに対して、４つすべてのトランジスタをオフにする、すなわち阻止する。
スイッチトランジスタＴ１０、Ｔ４０のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
プルアップトランジスタＭ２１、Ｍ２２のソースは、第１のグローバルビット線ＩＯおよび第２のグローバルビット線／ＩＯに、中間トランジスタを置くことなく、直接的に接続される。グローバルビット線ＩＯ、／ＩＯは、プルアップトランジスタに対するプルアップ電圧源として働く。結果として、グローバルビット線ＩＯ、／ＩＯの電圧は、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧として働く。前述の従来技術のセンスアンプと比較すると、ヘッドスイッチトランジスタＴ１０が省かれており、その結果、より面積効率の高いセンスアンプが実現される。
プルダウントランジスタＭ３１、Ｍ３２のソースは、プルダウントランジスタＭ３１、Ｍ３２のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンスアンプと比較すると、フットスイッチトランジスタＴ４０が省かれており、その結果、より面積効率の高いセンスアンプが実現される。
さらに、４つのトランジスタの代わりに２つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、トランジスタ間の電圧の関係に関する制約条件を緩和する。
等化は、最新技術の回路の場合のように等化トランジスタＭ５０を通じて行うことができる。等化を通じて所望のプリチャージ電圧とビット線ＢＬ、／ＢＬで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によっても実行される。
したがって、プリチャージトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。こうして図１に示されているような専用プリチャージトランジスタＴ６１、Ｔ６２および対応するプリチャージ制御信号φPCHは省かれる。
従来技術のセンスアンプと比較すると、読み出しオペレーションは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。そこで、この第４の実施形態では、図１に示されているような専用パスゲートトランジスタＴ７１、Ｔ７２を省き、したがって、対応するデコード制御信号ＹDECも省く。プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成されるパスゲートトランジスタは、第１のビット線および第２のビット線（ＢＬ、／ＢＬ）を第１のグローバルビット線および第２のグローバルビット線ＩＯ、／ＩＯに接続し、第１のビット線および第２のビット線ＢＬ、／ＢＬと第１のグローバルビット線および第２のグローバルビット線ＩＯ、／ＩＯとの間のデータ転送をそれぞれ行うように配列される。
さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタＭ２１、Ｍ２２であるため、第３の実施形態は、パスゲートトランジスタとしての、したがってグローバルビット線ＩＯ、／ＩＯに接続される、プルアップトランジスタＭ２１、Ｍ２２とともに説明される。
パスゲートトランジスタがプルダウントランジスタＭ３１、Ｍ３２によって構成される場合、プルダウントランジスタＭ３１、Ｍ３２は代わりにグローバルビット線ＩＯ、／ＩＯに接続されることに留意されたい。
グローバルビット線ＩＯ、／ＩＯは、データを処理するため、通常は二次センスアンプ（ＳＳＡ）と称される、さらなる信号処理回路（図示せず）に接続される。二次センスアンプは、読み出しオペレーションの際にグローバルビット線ＩＯ、／ＩＯ上に発生する差動信号を検出し、利用するために特に使用される。
図７の等化トランジスタＭ５０は、バックコントロールゲートを持つＳＯＩデバイスとして明示的には示されていない。ＳＯＩ集積回路の一部として、等化トランジスタＭ５０は、ＳＯＩトランジスタであることも好ましい。
等化システムＭ５０は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートであるものとしてよい。次いで、そのオペレーションを実行することを可能にする値でそのバックコントロール電圧を選択する。適宜、そのバックコントロールゲートおよびそのフロントコントロールゲートも、一緒に接続することで、相互コンダクタンスを高めることができ、その結果、センスアンプの等化が高速化される。
スイッチトランジスタを備えない、専用プリチャージトランジスタも備えない、専用パスゲートトランジスタも備えないセンスアンプの動作プロセス
次に、図７に例示されているようなセンスアンプの動作プロセスについて説明する。センスアンプに印加されるか、またはその中で生成される信号が、図８ａおよび８ｂに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。
センスアンプの好ましい動作プロセスは、図８ａおよび８ｂに示されている。相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタの機能が構成されるので、センスアンプのすべての部分機能は、Ｎ−ＭＯＳからＰ−ＭＯＳ側へ、またその逆方向にスワップすることができる。例えば、ビット線ＢＬ、／ＢＬをＰチャネルデバイスと、またはＮチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。この例示されているプロセスでは、感知は、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウンソース電圧に接続されたプルダウントランジスタＭ３１、Ｍ３２を通じて行われる。
時刻ｔ1において、プルダウンバックゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに下げて、プルダウントランジスタＭ３１、Ｍ３２をオフにし、プルアップバッグゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定して、プルアップトランジスタＭ２１、Ｍ２２を空乏モードにする。したがって、プルアップトランジスタＭ２１、Ｍ２２はオンになる。
適宜、等化およびプリチャージオペレーションが開始する前に必ずオフになるように、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を、ｔ1より前に、例えばｔ0において、オフにすることができる。
また、すでに説明されているように、等化を初期化するために、時刻ｔ1において等化制御信号φEQLをＨＩＧＨレベルに上げて、等化トランジスタＭ５０をオンにする。
それと同時に、グローバルビット線信号φIO、φ/IOを所望のプリチャージ電圧、典型的にはＶBLH／２に設定する。ビット線ＢＬ、／ＢＬは、これにより、プリチャージ電圧、ここではＶBLH／２に設定される。関係する時間間隔は、図８ａおよび８ｂにおけるｔ1＜ｔ＜ｔ2に対応する。
時刻ｔ2において、等化およびプリチャージオペレーションが完了した後、等化制御信号φEQLをＬＯＷレベルに設定することによって等化トランジスタＭ５０をオフにし、プルアップバックゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに設定することによってプルアップトランジスタＭ２１、Ｍ２２をオフにする。
グローバルビット線ＩＯ、／ＩＯをＨＩＧＨ電圧レベル、典型的にはＶBLHに戻す。
時刻ｔ3において、ワード線ＷＬに印加される選択信号φWLをＨＩＧＨレベルＶWLHに設定し、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよび第１のビット線ＢＬは、それらの電荷を共有する。電圧変動ΔＶは、第１のビット線ＢＬ上に現れ、その結果、第１のビット線ＢＬと第２のビット線／ＢＬとの間に電圧差が生じる。この電圧変動ΔＶの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルＣに最初に格納されたデータに依存する。
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図８ａおよび８ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がグローバルビット線ＩＯ、／ＩＯによって構成されるプルアップ電圧源の電圧のＨＩＧＨ電圧レベルＶBLHである場合、第１のビット線ＢＬの電圧は少し高くなる。この状況は、図８ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がプルダウン電圧源によって供給される供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLにある場合、第１のビット線ＢＬの電圧は少し低くなる。この状況は、図８ｂに例示されている。
時刻ｔ4において、プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに上げて、プルダウントランジスタＭ３１、Ｍ３２をオンにする。次いで、最新技術の場合と似た方法でこれら２つのプルダウントランジスタＭ３１、Ｍ３２によってビット線ＢＬ、／ＢＬ間の電圧差を増幅する。
時刻ｔ5において、プルアップバックゲート制御信号φPBGをプルアップトランジスタＭ２１、Ｍ２２をオンにする中間電圧レベルＶPBGIに下げるが、エンハンスメントモードに保つ。
プルダウントランジスタＭ３１、Ｍ３２およびプルアップトランジスタＭ２１、Ｍ２２の各動作の組み合わせは、センスアンプを飽和させ、電圧変動ΔＶ（正または負）の初期値に応じて、ビット線ＢＬ、／ＢＬの各電圧をプルアップ電圧源のＨＩＧＨ電圧レベルＶBLHおよびプルダウン電圧源のＬＯＷ電圧レベルＶBLLに設定する。このオペレーションは、従来技術の場合に類似している。
論理「１」がセルＣ内に格納された、つまり、セル内に最初に蓄積された電圧ＶCELLがＨＩＧＨ電圧レベルＶBLHにある場合、第１のビット線ＢＬの電圧は、グローバルビット線ＩＯ、／ＩＯのＨＩＧＨ電圧レベルＶBLHにプルアップされ、第２のビット線／ＢＬの電圧は、ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLに下げられる。この状況は、図８ａに例示されている。
論理「０」がセルＣ内に格納された、つまり、セル内に最初に蓄積された電圧ＶCELLがＬＯＷ供給電圧ＶLsupplyに対応する場合、第１のビット線ＢＬの電圧は、ＬＯＷ供給電圧ＶLsupplyにプルダウンされ、第２のビット線／ＢＬの電圧は、グローバルビット線ＩＯ、／ＩＯのＨＩＧＨ電圧レベルＶBLHにプルアップされる。この状況は、図８ｂに例示されている。
図８ａおよび８ｂにおける対応する時間間隔は、ｔ5＜ｔ＜ｔ6である。
次いで、ワード線ＷＬがまだアクティベートされており、したがって、セルアクセストランジスタＭｃがまだ導通しているときに、セルＣの内容はその初期値に復元され、これにより、メモリセルＣは第１のビット線ＢＬを通じてセンスアンプに接続される。この２つのビット線ＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンスアンプ内を流れることが回避される。したがって、データがメモリセルＣ内に書き戻される。
時刻ｔ6において、ワード線ＷＬをデアクティベートする、つまり、選択信号φWLをＬＯＷレベルＶWLLに設定し、それによりセルアクセストランジスタＭｃをオフにする。セルの内容を保護し、センスアンプをアドレス指定することができる。
読み出しオペレーションは、グローバルビット線ＩＯ、／ＩＯ上に差動信号を発生させることによって実行され、前記信号は、データを読み出すために前記二次センスアンプの特性に応じて二次センスアンプによって利用される。例えば、二次センスアンプがグローバルビット線ＩＯ、／ＩＯを比較的高いインピーダンスに設定した場合、差動信号は、グローバルビット線のうちの１つに関連する電圧降下である。これは、以下で説明する、また図８ａおよび８ｂに示されている例である。
あるいは、二次センスアンプがグローバルビット線ＩＯ、／ＩＯを低いインピーダンスに設定した場合、差動信号は、グローバルビット線のうちの１つの中を流れる電流である。
したがって、示されている例では、時刻ｔ6において、２つのグローバルビット線ＩＯ、／ＩＯをＨＩＧＨ電圧レベルに、典型的にはＶBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センスアンプ（図示せず）を使って、前のインピーダンスより高いインピーダンスに変える。
センスアンプによって実行される２つの読み出しオペレーションが、図８ａおよび８ｂに示されている。第１の読み出しオペレーションは、ｔAからｔBまでの間に行われ、第２の読み出しオペレーションは、ｔA'からｔB'までの間に行われる。しかし、センスアンプは、必要な回数だけ読み出しオペレーションを実行することができる。
時刻ｔ6の後の時刻ｔAにおいて、プルダウンバックゲート制御信号φNBGを前のＨＩＧＨ電圧レベルＶBLHより高い値に設定する。このより高い電圧レベルにより、両方のプルダウントランジスタＭ３１、Ｍ３２を空乏モードに切り換えることができる。
ビット線ＢＬ、／ＢＬのうちの一方は、グローバルビット線ＩＯ、／ＩＯによって構成されるプルアップ電圧源のＨＩＧＨ電圧レベルＶBLHであるが、他方のビット線ＢＬ、／ＢＬはＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧ＶBLLであるので、プルアップトランジスタＭ２１、Ｍ２２のうちの一方は、それのフロントゲートに印加されるＬＯＷ電圧レベルを有するが、他方はそれのフロントゲートに印加されるＨＩＧＨ電圧レベルを有する。
プルアップトランジスタＭ２１、Ｍ２２は、エンハンスメントモードに入っているので、フロントゲート上でＬＯＷ電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
第１のビット線ＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにあり、第２のビット線／ＢＬの電圧がＬＯＷ電圧レベルＶBLLにある場合、つまり、アクセスされたセルが論理「１」を格納している場合、フロントゲートが第２のビット線／ＢＬに接続されているプルアップトランジスタＭ２１は導通状態になり、他方のプルアップトランジスタＭ２２はオフになる。
第１のビット線ＢＬの電圧がＬＯＷ電圧レベルＶBLLにあり、第２のビット線／ＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにある場合、つまり、アクセスされたセルが論理「０」を格納している場合、フロントゲートが第１のビット線ＢＬに接続されているプルアップトランジスタＭ２２は導通状態になり、他方のプルアップトランジスタＭ２１はオフになる。
両方のプルダウントランジスタＭ３１、Ｍ３２が空乏モードにあり、プルアップトランジスタＭ２１、Ｍ２２のうちの一方がオン状態にある場合、電流は、プルアップトランジスタＭ２１、Ｍ２２のどちらが導通しているかに応じて、第１のグローバルビット線ＩＯまたは第２のビット線／ＩＯ内を流れる。
図８ａおよび８ｂに例示されているように、ｔAからｔBまで、およびｔA'からｔB'までの間、この電流は、電流が通るグローバルビット線に関連する電圧降下を発生する。前記電圧降下は、二次センスアンプ（図示せず）によって検出され、メモリセルＣに格納されているデータを示す。論理「１」がセルＣ内に格納されている場合、電圧降下は、第１のグローバルビット線ＩＯに関連付けられる。論理「０」がセルＣ内に格納されている場合、電圧降下は、第２のグローバルビット線／ＩＯに関連付けられる。
差動信号が電流に基づく代替的解決手段は、第１のグローバルビット線ＩＯおよび第２のグローバルビット線／ＩＯを低インピーダンスに保持することと、グローバルビット線中を流れる電流を検出することからなる。
ｔ0'の後、時刻ｔ1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センスアンプをオフにする。グローバルビット線ＩＯ、／ＩＯを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
セルＣにデータを書き込むステップは、プルアップトランジスタＭ２１、Ｍ２２が導通しているとき、例えば、ｔ5からｔ6までの間に、グローバルビット線ＩＯ、／ＩＯに所望の信号を印加することによって実行される。これは、専用のサイクルにおいて、または前述のサイクル内で行うことができる。
すでに述べているように、プリチャージオペレーションは、プルアップトランジスタＭ２１、Ｍ２２の代わりにプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。プリチャージオペレーションの実行中、つまり、ｔ1からｔ2までの間に、プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに設定して、プルダウントランジスタＭ３１、Ｍ３２をオンにし、その一方で、プルアップバッグゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに設定して、プルアップトランジスタＭ２１、Ｍ２２をオフにする。
ビット線ＢＬ、／ＢＬを前記プリチャージレベル、典型的にはＶBLH／２にプリチャージするために、望ましいプリチャージ電圧をプルダウントランジスタＭ３１、Ｍ３２のソースに印加しなければならない。プルダウントランジスタＭ３１、Ｍ３２のソースノードの接続先であるプルダウン電圧源の電圧は、ｔ1からｔ2、までの間にプリチャージレベル、例えばＶBLH／２に設定され、さもなければ、ＬＯＷ電圧レベルＶBLLに保持される。
他のオペレーションも、すでに説明されている制御信号を使って実行される。
すでに述べているように、感知オペレーションは、プルダウントランジスタＭ３１、Ｍ３２の代わりにプルアップトランジスタＭ２１、Ｍ２２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。感知オペレーションの実行中、つまり、ｔ4からｔ5までの間に、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定して、プルアップトランジスタＭ２１、Ｍ２２をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに保持して、プルダウントランジスタＭ３１、Ｍ３２をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号を使って実行される。
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２の代わりにプルダウントランジスタＭ３１、Ｍ３２とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。読み出しオペレーション時に、つまり、ｔAからｔBまで、またはｔA'からｔB'までの間に、プルアップバックゲート制御信号φPBGを前のＬＯＷ電圧レベルＶNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタＭ２１、Ｍ２２を空乏モードに切り換えることができる。
ダウントランジスタＭ３１、Ｍ３２のソースは、グローバルビット線ＩＯ、／ＩＯに接続されているので、グローバルビット線は、通常、ＬＯＷ供給電圧として働くＬＯＷ電圧レベルＶBLLにあり、グローバルビット線のうちの１つに関連付けられている差動信号は、すでに説明されているように二次センスアンプによって検出され、利用される。他のオペレーションも、すでに説明されている制御信号によって実行される。
プルアップトランジスタ間に物理的に配列されている等化トランジスタ
本発明の４つのすでに説明されている実施形態において、等化トランジスタＭ５０は、Ｎ−ＭＯＳ型トランジスタであり、等化制御信号φEQLは、しかるべく制御されている。
すでに述べたように、機能は、相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタを使って構成される。したがって、センスアンプのすべての部分機能は、反対の型のトランジスタにスワップすることができる。例えば、ビット線ＢＬ、／ＢＬをＰチャネルデバイスまたはＮチャネルデバイスと平衡化することが可能である。
好ましい一実施形態では、等化トランジスタＭ５０は、Ｐ−ＭＯＳトランジスタである。次いで、図９に例示されているように、Ｐ−ＭＯＳ等化トランジスタＭ５０は、２つのＰ−ＭＯＳ型プルアップトランジスタＭ２１、Ｍ２２の間に物理的に配列することができる。言い換えると、等化トランジスタＭ５０のチャネルは、２つのプルアップトランジスタＭ２１、Ｍ２２のドレイン間に配列されるということである。
したがって、等化トランジスタＭ５０は、センスアンプの２つのＣＭＯＳインバータによって占有される面積に関して追加の面積を必要とすることなく形成することができる。
さらに、等化トランジスタＭ５０は、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタとすることができ、相互コンダクタンスを増やし、等化オペレーションの高速化を果たすことができる。
グローバルビット線ＩＯ、／ＩＯ間に配列された等化トランジスタ
等化トランジスタを第１のビット線ＢＬと第２のビット線／ＢＬとの間に配列する代わりにグローバルビット線ＩＯと／ＩＯとの間に配列することが可能である。これは、第３の実施形態の場合の図１０に例示されている。したがって、等化トランジスタＭ５０は、ビット線ＢＬ、／ＢＬ上で等化を実行する代わりにグローバルビット線ＩＯ、／ＩＯ上で等化を実行する。
したがって、同じ等化トランジスタＭ５０が、同じグローバルビット線ＩＯ、／ＩＯを共有するすべてのセンスアンプについて等化を実行することができる。さらに、等化トランジスタＭ５０は、特定のセンスアンプとはもはや関係せず、グローバルビット線ＩＯ、／ＩＯを駆動する上位階層の回路の一部とすることができる。その結果、設計に都合のよいように、好ましくは反復するセンスアンプバンクから外部に配置することができる。等化トランジスタＭ５０は、センスアンプ回路内にもはや配列されないので、等化トランジスタＭ５０に対してＰ−ＭＯＳデバイスまたはＮ−ＭＯＳデバイスのいずれかを選択することが可能である。さらに、センスアンプは、小型化することが可能である。
したがって、ビット線ＢＬ、／ＢＬは、いかなる等化トランジスタによっても直接短絡されない。等化は、グローバルビット線ＩＯ、／ＩＯの間で行われ、パスゲートトランジスタを通じてビット線ＢＬ、／ＢＬに伝搬される。等化およびプリチャージオペレーションにおいて、グローバルビット線ＩＯ、／ＩＯは、所望のプリチャージ電圧に設定される。
第１および第２の実施形態において、選択信号ＹDECを使って専用パスゲートトランジスタＭ７１、Ｍ７２を導通させる。等化およびプリチャージが完了した後、パスゲートトランジスタＭ７１、Ｍ７２はオフにされる。
第３の実施形態において、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。バックコントロールゲートの各電圧を用いて、パスゲートトランジスタを空乏モードに変える。等化およびプリチャージが完了した後、プルアップトランジスタＭ２１、Ｍ２２またはプルダウントランジスタＭ３１、Ｍ３２によって構成されたパスゲートトランジスタは、バックコントロールゲートを使ってエンハンスメントモードに戻される。これらは、実際には、それらのゲートとそれらのソースとの間に信号がないときにオフにされる。さらなるオペレーションは、第３の実施形態で説明されているオペレーションと同じである。
複数のメモリセルを備える半導体メモリ
本発明の第３の態様によれば、本発明の第１の態様によるメモリセルアレイ１２２および少なくとも１つのセンスアンプを組み込んだ半導体メモリ１２０が図１１に例示されている。
メモリセルアレイ１２２は、対向する側の２つについて本発明の第１の態様によるセンスアンプのバンク１２４を備えるものとして例示されている。メモリセルアレイ１２２の第３の側は、行デコーダ１２６を備える。
好ましくは、この半導体メモリ１２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であるが、メモリに好適な種類のものであれば、どのようなものでもよく、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）であってもよい。

Claims (20)

  1. １つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するための差動センスアンプであって、
    第１のビット線に接続された出力および前記第１のビット線に対して相補的な第２のビット線に接続された入力を有する第１のＣＭＯＳインバータと、
    前記第２のビット線に接続された出力および前記第１のビット線に接続された入力を有する第２のＣＭＯＳインバータとを備え、
    それぞれのＣＭＯＳインバータは、
    ドレインおよびソースを有するプルアップトランジスタと、
    ドレインおよびソースを有するプルダウントランジスタとを備え、
    それぞれのＣＭＯＳインバータの前記プルアップトランジスタおよび前記プルダウントランジスタは共通ドレインを有し、
    前記センスアンプは、前記第１のビット線および前記第２のビット線をプリチャージ電圧にプリチャージするために、前記第１のビット線および前記第２のビット線にそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、
    前記プリチャージトランジスタは、前記プルアップトランジスタによって、または前記プルダウントランジスタによって構成されることを特徴とする差動センスアンプ。
  2. 前記プルアップトランジスタおよび前記プルダウントランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートを有するマルチゲートトランジスタであり、
    前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートは、第２のプルアップ制御信号によって駆動され、
    前記プルダウントランジスタの前記第２の制御ゲートは、第２のプルダウン制御信号によって駆動されることを特徴とする請求項１に記載の差動センスアンプ。
  3. 前記差動センスアンプは、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、前記第２の制御ゲートは、前記絶縁層の下にある前記ベース基板内に形成されたバックコントロールゲートで
    あることを特徴とする請求項２に記載の差動センスアンプ。
  4. 前記トランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴデバイスであることを特徴とする請求項２に記載の差動センスアンプ。
  5. 前記第１のビット線および前記第２のビット線のうちの一方にそれぞれ結合されたソースおよびドレインを有する等化トランジスタをさらに備えることを特徴とする請求項２から請求項４のいずれか一項に記載の差動センスアンプ。
  6. 前記等化トランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項５に記載の差動センスアンプ。
  7. 前記等化トランジスタは、前記プルアップトランジスタ間に物理的に配列されているＰ−ＭＯＳ型トランジスタであることを特徴とする請求項５または請求項６に記載の差動センスアンプ。
  8. 前記プルダウントランジスタの前記ソースはプルダウン電圧源に、前記プルダウントランジスタの前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続され、
    前記プルアップトランジスタの前記ソースはプルアップ電圧源に、前記プルアップトランジスタの前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項２から請求項７のいずれか一項に記載の差動センスアンプ。
  9. 前記第１のビット線および前記第２のビット線を第１のグローバルビット線および第２のグローバルビット線に接続し、それぞれ前記第１のビット線および前記第２のビット線と前記第１のグローバルビット線および前記第２のグローバルビット線との間でデータを転送するように配列された一対のパスゲートトランジスタをさらに備え、前記パスゲートトランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項２から請求項８のいずれか一項に記載の差動センスアンプ。
  10. 前記第１のビット線および前記第２のビット線を第１のグローバルビット線および第２のグローバルビット線に接続し、それぞれ前記第１のビット線および前記第２のビット線と前記第１のグローバルビット線および前記第２のグローバルビット線との間でデータを転送するように配列された一対のパスゲートトランジスタを有し、
    前記パスゲートトランジスタは、前記プルアップトランジスタによって構成され、
    前記プルダウントランジスタの前記ソースはプルダウン電圧源に、前記プルダウントランジスタの前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項２から請求項８のいずれか一項に記載の差動センスアンプ。
  11. 前記第１のビット線および前記第２のビット線を第１のグローバルビット線および第２のグローバルビット線に接続し、それぞれ前記第１のビット線および前記第２のビット線と前記第１のグローバルビット線および前記第２のグローバルビット線との間でデータを転送するように配列された一対のパスゲートトランジスタを有し、
    前記パスゲートトランジスタは、前記プルダウントランジスタによって構成され、
    前記プルアップトランジスタの前記ソースはプルアップ電圧源に、前記プルアップトランジスタの前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項２から請求項８のいずれか一項に記載の差動センスアンプ。
  12. 前記ビット線をプリチャージし、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、請求項２から１１のいずれか一項に記載の差動センスアンプを制御するための方法であって、
    差動センスアンプを制御して、前記プリチャージすること、前記感知することおよび前記書き戻しをすることのうちの少なくとも１つを実行するために、前記第２のプルアップ制御信号および前記第２のプルダウン制御信号のうちの少なくとも１つを修正することを特徴とする方法。
  13. プリチャージオペレーション中に、ＬＯＷプルアップ第２制御信号は、前記プルアップトランジスタが導通するように前記プルアップトランジスタの前記第２の制御ゲートに印加され、ＬＯＷプルダウン第２制御信号は、前記プルダウントランジスタが導通しないように前記プルダウントランジスタの前記第２の制御ゲートに印加されることを特徴とする請求項１２に記載の方法。
  14. プリチャージオペレーション中に、ＨＩＧＨプルアップ第２制御信号は、前記プルアップトランジスタが導通しないように前記プルアップトランジスタの前記第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号は、前記プルダウントランジスタが導通するように前記プルダウントランジスタの前記第２の制御ゲートに印加されることを特徴とする請求項１２に記載の方法。
  15. 感知オペレーション中に、ＨＩＧＨプルダウン第２制御信号は、前記プルダウントランジスタが導通するように前記プルダウントランジスタの前記第２の制御ゲートに印加され、ＨＩＧＨプルアップ第２制御信号（φＰＢＧ）は、前記プルアップトランジスタが導通しないように前記プルアップトランジスタの前記第２の制御ゲートに印加されることを特徴とする請求項１２から請求項１４のいずれか一項に記載の方法。
  16. 感知オペレーション中に、ＬＯＷプルダウン第２制御信号は、前記プルダウントランジスタが導通しないように前記プルダウントランジスタの前記第２の制御ゲートに印加され、ＬＯＷプルアップ第２制御信号は、前記プルアップトランジスタが導通するように前記プルアップトランジスタの前記第２の制御ゲートに印加されることを特徴とする請求項１２から請求項１４のいずれか一項に記載の方法。
  17. 書き戻しオペレーション中に、ＬＯＷプルアップ第２制御信号は、前記プルアップトランジスタが導通するように前記プルアップトランジスタの前記第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号は、前記プルダウントランジスタが導通するように前記プルダウントランジスタの前記第２の制御ゲートに印加されることを特徴とする請求項１２から請求項１６のいずれか一項に記載の方法。
  18. 読み出しオペレーションを実行するために、請求項１０に記載の差動センスアンプを制御するための方法であって、ＨＩＧＨプルダウン第２制御信号を前記プルダウントランジスタの前記第２の制御ゲートに印加して前記プルダウントランジスタを空乏モードにすることを特徴とする方法。
  19. 読み出しオペレーションを実行するために、請求項１１に記載の差動センスアンプを制御するための方法であって、ＬＯＷプルアップ第２制御信号を前記プルアップトランジスタの前記第２の制御ゲートに印加して前記プルアップトランジスタを空乏モードにすることを特徴とする方法。
  20. 請求項１から請求項１１のいずれか一項に記載の少なくとも１つの差動センスアンプを備えることを特徴とするメモリセルアレイを組み込んだ半導体メモリ。
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