FR2974666A1 - Amplificateur de detection differentiel sans transistor de precharge dedie - Google Patents
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Abstract
Amplificateur de détection différentiel pour détecter des données stockées dans une pluralité de cellules mémoire (C) d'une matrice de cellules mémoire, incluant : - un premier inverseur CMOS ayant une sortie connectée à une première ligne de bits (BL) et une entrée connectée à une seconde ligne de bits (/BL) complémentaire de la première ligne de bits, - un second inverseur CMOS ayant une sortie connectée à la seconde ligne de bits (/BL) et une entrée connectée à la première ligne de bits (BL), chaque inverseur CMOS comprenant un transistor d'excursion haute (M21, M22) et un transistor d'excursion basse (M31, M32), ledit amplificateur de détection ayant une paire de transistors de précharge agencés pour être couplés respectivement auxdites première et seconde lignes de bits (BL, /BL), afin de précharger lesdites première et seconde lignes de bits (BL, /BL) à une tension de précharge, où lesdits transistors de précharge sont constitués par les transistors d'excursion haute (M21, M22) ou par les transistors d'excursion basse (M31, M32).
Description
DOMAINE DE L'INVENTION L'invention concerne généralement les mémoires à semi-conducteurs, et plus particulièrement, un amplificateur de détection (sense amplifier) pour détecter des données stockées dans une pluralité de cellules mémoire d'une matrice de cellules mémoire.
ARRIERE-PLAN DE L'INVENTION Les mémoires à semi-conducteurs sont utilisées dans les ordinateurs, les serveurs, les dispositifs portatifs comme les téléphones cellulaires etc., les imprimantes, et de nombreux autres dispositifs électroniques et applications. Une mémoire à semi-conducteurs comprend une pluralité de cellules mémoire dans une matrice de mémoire, chaque cellule mémoire stockant au moins un bit d'information. Les mémoires vives dynamiques (DRAM) sont un exemple de telles mémoires à semi-conducteurs. La présente invention est de préférence mise en oeuvre avec des DRAM. En conséquence, la description suivante est effectuée en référence à une DRAM à titre d'exemple non limitatif. Un amplificateur de détection est utilisé pour adresser une pluralité de cellules mémoire via une ligne, une ligne de bits ainsi dénommée. L'amplificateur de détection traditionnel est plus spécifiquement un amplificateur différentiel fonctionnant avec une ligne de bits et une ligne de bits complémentaire qui est utilisée comme ligne de référence, afin de détecter et d'amplifier la différence de tension sur la paire de lignes de bits. Comme illustré sur la figure 1, un circuit d'amplificateur de détection traditionnel comprend onze transistors T21, T22, T31, T32, T10, T40, T50, T61, T62, T72, T71 fabriqués grâce à la technologie CMOS sur silicium massif. Un amplificateur de détection est utilisé pour détecter et réécrire des données stockées dans des cellules mémoire, ainsi que lire lesdites données et écrire de nouvelles données dans les cellules. une cellule mémoire C est adressée par une ligne de mots WL qui commande la grille d'un transistor d'accès cellulaire Mc, ledit transistor d'accès cellulaire Mc connectant la cellule C à une ligne de bits BL. Pour des raisons de simplicité, une seule ligne de mots WL et une seule cellule mémoire C sont montrées de la matrice de cellules du côté gauche de l'amplificateur de détection.
Un amplificateur de détection traditionnel comprend généralement : - un premier inverseur CMOS ayant une sortie connectée à la ligne de bits BL et une entrée connectée à la ligne de bits complémentaire /BL, - un second inverseur CMOS ayant une sortie connectée à la ligne de bits complémentaire /BL et une entrée connectée à la ligne de bits BL, chaque inverseur CMOS comprenant : - un transistor d'excursion haute (pull up transistor) T21, T22 ayant un drain et une source, et - un transistor d'excursion basse (pull down transistor) T31, T32 ayant un drain et une source, le transistor d'excursion haute T21, T22 et le transistor d'excursion basse T31, T32 de chaque inverseur CMOS ayant un drain commun. Les sources des transistors d'excursion basse T31, T32 sont connectées à un transistor de commutation de pied T40, qui est lui-même connecté à une source de tension d'excursion basse fournissant une tension d'alimentation basse VLSUPPLY généralement à un niveau de tension bas VBLL auquel on se réfère en tant que masse GND, et commandé par un signal de commande de commutation de pied 4NSW- Le niveau de masse de la tension d'alimentation basse VLSUPPLY est utilisé comme référence pour les autres niveaux de tension dans l'amplificateur de détection. Dans le circuit illustré par la figure 1, le transistor de commutation de pied T40 est un transistor N-MOS. Lorsque le signal de commande de commutation de pied (I)NSW est élevé, le transistor de commutation de pied T40 est conducteur, et la tension de masse est transmise au noeud de source commune des transistors d'excursion basse T31, T32. Lorsque le signal de commande de commutation de pied (I)NSw est bas, le transistor de commutation de pied T40 est bloqué et le noeud de source commune des transistors d'excursion basse T31, T32 n'est pas amené à l'état bas. Les sources des transistors d'excursion haute T21, T22 sont connectées à un transistor de commutation de tête T10, qui est lui-même connecté à une source de tension d'excursion haute fournissant une tension d'alimentation élevée VLSUPPLY généralement à un niveau de tension élevé VBLH comme VDD, et commandé par un signal de commande de commutation de tête lpsw. Dans le circuit illustré par la figure 1, le transistor de commutation de tête T10 est un transistor P-MOS. Lorsque le signal de commande de commutation de tête 4sw est bas, le transistor de commutation de tête T10 est conducteur et la tension d'alimentation élevée VHSUPPLY est transmise aux sources des transistors d'excursion haute T21, T22. Lorsque le signal de commande (bPsw est élevé, le transistor de commutation de tête T10 est bloqué et le noeud de source commune des transistors d'excursion haute T21, T22 n'est pas amené à l'état haut, c'est-à-dire que la tension du noeud de source commune des transistors d'excursion haute T21, T22 est flottante. Lorsque à la fois les transistors de commutation de tête et de pied T10 et T40 sont bloqués, c'est-à- dire que le signal de commande de commutation de tête 4sw est élevé et que le signal de commande de commutation de pied 4NSW est bas, tous les noeuds dans l'amplificateur de détection sont flottants. L'amplificateur de détection comprend en outre une paire de transistors de précharge dédiés T61, T62 couplés respectivement à la ligne de bits BL et à la ligne de bits complémentaire /BL et agencés pour précharger les lignes de bits BL, /BL à une tension de précharge VPCH, généralement à la valeur moyenne entre la tension d'alimentation élevée VHSUPPLY et la tension d'alimentation basse VLSUPPLY- Cette valeur moyenne est généralement la moitié de la valeur élevée de la tension d'alimentation élevée VHSUPPLY, c'est-à-dire VBLH/2, étant donné que le niveau de tension bas VBLL de la tension d'alimentation basse VLSUPPLY est utilisé comme référence pour les autres tensions, c'est-à-dire VBLL = 0, et la tension d'alimentation élevée VHSUPPLY et la tension d'alimentation basse VLSUPPLY sont alors généralement à leur niveau de tension élevé et bas, respectivement. Un signal de commande de précharge 4PCH est appliqué aux grilles desdits transistors de précharge T61, T62. L'amplificateur de détection comprend en outre un transistor d'égalisation T50 ayant ses bornes source/drain couplées respectivement à une des lignes de bits BL, /BL et ayant sa grille commandée par un signal de commande d'égalisation 1)EQL. Le transistor d'égalisation T50 du circuit illustré sur la figure 1 est un transistor du type N-MOS.
L'amplificateur de détection comprend en outre deux transistors de contrôle d'accès (pass gate transistors) dédiés T71, T72, dont les grilles sont commandées par un signal de commande de décodage YDEC. Chacun des transistors de contrôle d'accès T71, T72 connecte une des lignes de bits BL, /BL à une ligne de bits globale IO, /I0, également appelée ligne entrée-sortie. Les transistors de contrôle d'accès T71, T72 sont utilisés pour transférer des données entre les lignes de bits BL, /BL et les lignes de bits globales I0, /IO. Bien que des amplificateurs de détection soient nécessaires sur le plan technique, d'un point de vue économique, les amplificateurs de détection peuvent être considérés comme des circuits de service de la matrice de mémoire et par conséquent comme une surcharge qui augmente la surface du circuit entier et donc aussi son coût de fabrication. Par conséquent, des efforts continus sont fournis pour minimiser la surface consommée par de tels 30 amplificateurs de détection.
BREVE DESCRIPTION DE L'INVENTION L'objet de l'invention est de proposer un amplificateur de détection de mémoire simplifié et 35 robuste. A cet effet, l'invention propose, selon un premier aspect, un amplificateur de détection (sense amplifier) différentiel pour détecter des données stockées dans une pluralité de cellules mémoire d'une matrice de cellules mémoire, incluant : - un premier inverseur CMOS ayant une sortie connectée à une première ligne de bits et une entrée connectée à une seconde ligne de bits complémentaire de la première ligne de bits, - un second inverseur CMOS ayant une sortie 10 connectée à la seconde ligne de bits et une entrée connectée à la première ligne de bits, chaque inverseur CMOS comprenant : - un transistor d'excursion haute (pull up transistor) ayant un drain et une source, et 15 - un transistor d'excursion basse (pull down transistor) ayant un drain et une source, le transistor d'excursion haute et le transistor d'excursion basse de chaque inverseur CMOS ayant un drain commun, 20 ledit amplificateur de détection ayant une paire de transistors de précharge agencés pour être couplés respectivement auxdites première et seconde lignes de bits, afin de précharger lesdites première et seconde lignes de bits à une tension de précharge, où lesdits 25 transistors de précharge sont constitués par les transistors d'excursion haute ou par les transistors d'excursion basse. D'autres aspects préférés, bien que non limitatifs, de cet amplificateur de détection sont 30 comme suit : les transistors d'excursion haute et d'excursion basse sont des transistors multigrilles ayant au moins une première grille de commande et une seconde grille de commande, et où - les secondes grilles de commande des transistors d'excursion haute sont pilotées par un second signal de commande d'excursion haute, - les secondes grilles de commande des transistors 5 d'excursion basse sont pilotées par un second signal de commande d'excursion basse ; - l'amplificateur de détection différentiel est fabriqué sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur 10 séparée d'un substrat de base par une couche isolante, et dans lequel les secondes grilles de commande sont des grilles de commande arrière formées dans le substrat de base au-dessous de la couche isolante ; ou - les transistors sont des dispositifs FinFET avec 15 des doubles grilles indépendantes ; - l'amplificateur de détection comprend en outre un transistor d'égalisation ayant une source et un drain couplés respectivement à une des première et seconde lignes de bits ; 20 - le transistor d'égalisation est un transistor multigrille ayant au moins une première grille de commande et une seconde grille de commande connectées ensemble ; - le transistor d'égalisation est un transistor du 25 type P-MOS agencé physiquement entre les transistors d'excursion haute ; - les sources des transistors d'excursion basse sont couplées et connectées électriquement à une source de tension d'excursion basse, sans transistor 30 intermédiaire entre les sources des transistors d'excursion basse et la source de tension d'excursion basse, ou les sources des transistors d'excursion haute sont couplées et connectées électriquement à une source de tension d'excursion haute, sans transistor 35 intermédiaire entre les sources des transistors d'excursion haute et la source de tension d'excursion haute ; - l'amplificateur de détection comprend en outre une paire de transistors de contrôle d'accès agencés pour connecter lesdites première et seconde lignes de bits à une première et une seconde ligne de bits globale, afin de transférer des données entre la première et la seconde ligne de bits et la première et la seconde ligne de bits globale, respectivement, dans lequel les transistors de contrôle d'accès sont des transistors multigrilles ayant au moins une première grille de commande et une seconde grille de commande connectées ensemble ; ou - l'amplificateur de détection a une paire de transistors de contrôle d'accès agencés pour connecter lesdites première et seconde lignes de bits à une première et une seconde ligne de bits globale, respectivement, afin de transférer des données entre la première et la seconde ligne de bits et la première et la seconde ligne de bits globale, respectivement, dans lequel - les transistors de contrôle d'accès sont constitués par les transistors d'excursion haute et - les sources des transistors d'excursion basse sont couplées et connectées électriquement à une source de tension d'excursion basse, sans transistor intermédiaire entre les sources des transistors d'excursion basse et la source de tension d'excursion basse ; ou - l'amplificateur de détection a une paire de transistors de contrôle d'accès agencés pour connecter lesdites première et seconde lignes de bits à une première et une seconde ligne de bits globale, respectivement, afin de transférer des données entre la première et la seconde ligne de bits et la première et la seconde ligne de bits globale, respectivement, dans lequel - les transistors de contrôle d'accès sont constitués par les transistors d'excursion basse et - les sources des transistors d'excursion haute sont couplées et connectées électriquement à une source de tension d'excursion haute, sans transistor intermédiaire entre les sources des transistors d'excursion haute et la source de tension d'excursion haute. Selon un deuxième aspect, l'invention concerne un procédé pour commander un amplificateur de détection différentiel selon le premier aspect de l'invention pour effectuer des opérations pour précharger les lignes de bits, détecter et réécrire des données stockées dans une pluralité de cellules mémoire d'une matrice de cellules mémoire, dans lequel pour modifier l'opération effectuée par l'amplificateur de détection différentiel, le second signal de commande d'excursion haute et/ou le second signal de commande d'excursion basse sont modifiés. D'autres aspects préférés, bien que non limitatifs, du procédé sont comme suit : - au cours d'une opération de précharge, un second signal de commande d'excursion haute bas est appliqué aux secondes grilles de commande des transistors d'excursion haute de sorte que les transistors d'excursion haute soient conducteurs et un second signal de commande d'excursion basse bas est appliqué aux secondes grilles de commande des transistors d'excursion basse de sorte que les transistors d'excursion basse ne soient pas conducteurs ; ou - au cours d'une opération de précharge, un second signal de commande d'excursion haute élevé est appliqué aux secondes grilles de commande des transistors d'excursion haute de sorte que les transistors d'excursion haute ne soient pas conducteurs et un second signal de commande d'excursion basse élevé est appliqué aux secondes grilles de commande des transistors d'excursion basse de sorte que les transistors d'excursion basse soient conducteurs ; - au cours d'une opération de détection, un second signal de commande d'excursion basse élevé est appliqué aux secondes grilles de commande des transistors d'excursion basse de sorte que les transistors d'excursion basse soient conducteurs et un second signal de commande d'excursion haute élevé est appliqué aux secondes grilles de commande des transistors d'excursion haute de sorte que les transistors d'excursion haute ne soient pas conducteurs ; ou - au cours d'une opération de détection, un second signal de commande d'excursion basse bas est appliqué aux secondes grilles de commande des transistors d'excursion basse de sorte que les transistors d'excursion basse ne soient pas conducteurs et un second signal de commande d'excursion haute bas est appliqué aux secondes grilles de commande des transistors d'excursion haute de sorte que les transistors d'excursion haute soient conducteurs ; - au cours d'une opération de réécriture, un second signal de commande d'excursion haute bas est appliqué aux secondes grilles de commande des transistors d'excursion haute de sorte que les transistors d'excursion haute soient conducteurs et un second signal de commande d'excursion basse élevé est appliqué aux secondes grilles de commande des transistors d'excursion basse de sorte que les transistors d'excursion basse soient conducteurs ; - pour effectuer une opération de lecture, un second signal de commande d'excursion basse élevé est appliqué aux secondes grilles de commande des transistors d'excursion basse afin d'amener les transistors d'excursion basse en mode de déplétion ; ou - pour effectuer une opération de lecture, un second signal de commande d'excursion haute bas est appliqué aux secondes grilles de commande des transistors d'excursion haute afin d'amener les transistors d'excursion haute en mode de déplétion. Selon un troisième aspect, l'invention concerne une mémoire à semi-conducteurs incorporant une matrice de cellules mémoire comprenant au moins un amplificateur de détection différentiel selon le premier aspect de l'invention.
BREVE DESCRIPTION DES DESSINS D'autres aspects, objets et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée suivante de modes de réalisation préférés de celle-ci, donnés à titre d'exemples non limitatifs, et faite en référence aux dessins annexés, parmi lesquels : - la figure 1 est un schéma des circuits d'un amplificateur de détection de l'art antérieur ; - les figures 2a et 2b illustrent des signaux qui sont appliqués à ou générés à l'intérieur d'un amplificateur de détection de l'art antérieur ; - la figure 3 est un schéma des circuits d'un amplificateur de détection conformément à un premier mode de réalisation du premier aspect de l'invention ; - les figures 4a et 4b illustrent des signaux qui sont appliqués à ou générés à l'intérieur d'un amplificateur de détection selon le premier mode de réalisation ; - la figure 5 est un schéma des circuits d'un amplificateur de détection conformément à un deuxième mode de réalisation du premier aspect de l'invention ; - les figures 6a et 6b illustrent des signaux qui sont appliqués à ou générés à l'intérieur d'un amplificateur de détection selon le deuxième mode de réalisation ; - la figure 7 est un schéma des circuits d'un amplificateur de détection conformément à un troisième mode de réalisation du premier aspect de l'invention ; - les figures 8a et 8b illustrent des signaux qui sont appliqués à ou générés à l'intérieur d'un amplificateur de détection selon le troisième mode de réalisation ; - la figure 9 illustre une topologie possible d'un amplificateur de détection selon le quatrième mode de réalisation ; - la figure 10 est un schéma des circuits de l'amplificateur de détection selon le troisième mode de réalisation avec un transistor d'égalisation agencé entre des lignes de bits globales. - La figure 11 illustre une mémoire à semi-conducteurs conformément à un troisième aspect de l'invention.
DESCRIPTION DETAILLEE DE L'INVENTION Le processus de fonctionnement d'un amplificateur de détection de l'art antérieur tel qu'illustré sur la figure 1 est décrit maintenant. Des signaux qui sont appliqués à ou générés à l'intérieur du circuit lors du fonctionnement d'un amplificateur de détection de l'art antérieur sont illustrés par les figures 2a et 2b. Le temps représenté est purement illustratif. La première opération avant l'extraction d'une 35 cellule mémoire est l'égalisation et la précharge.
L'amplificateur de détection est d'abord mis hors circuit en établissant le signal de commande de commutation de tête (>psw à un niveau de tension élevé et le signal de commande de commutation de pied 4NSw à un niveau de tension bas. Tous les noeuds internes de l'amplificateur de détection deviennent flottants. Avant cette opération, c'est-à-dire avant le temps to, l'amplificateur de détection était fait fonctionner dans un état verrouillé fournissant des tensions d'alimentation élevées et basses complémentaires sur la ligne de bits BL et la ligne de bits complémentaire /BL, en fonction de l'opération précédente. L'égalisation est effectuée en appliquant un niveau de tension élevé au signal de commande d'égalisation (pEQL pour débloquer le transistor d'égalisation T50, court-circuitant de ce fait les lignes de bits BL, /BL et établissant leurs niveaux de tension à la valeur moyenne VBLH/2. En même temps, les transistors de précharge T61, T62 sont débloqués par l'intermédiaire du signal de commande de précharge (I)pCH- Dans cet exemple, les transistors de précharge T61, T62 sont des transistors du type N-MOS ; par conséquent les transistors de précharge T61, T62 sont débloqués en appliquant un niveau de tension élevé au signal de commande de précharge 4 PCH. La tension de précharge VpCH est VBLH/2 ici . L'intervalle de temps afférent correspondant aux opérations d'égalisation et de précharge est donné par to<t<tl sur les figures 2a et 2b.
L'opération de précharge compense les fuites ou les déséquilibres possibles qui peuvent entraîner un petit écart entre la tension de précharge VBLH/2 et la tension atteinte aux lignes de bits BL, /BL par l'intermédiaire de l'égalisation.
Après que l'égalisation et la précharge sont terminées, les transistors de précharge T61, T62 et le transistor d'égalisation T50 sont bloqués, ce qui correspond au temps tl sur les figures 2a et 2b.
La tension de la ligne de mots WL est commutée à un niveau élevé VWLH afin d'activer le transistor d'accès cellulaire Mc. La cellule mémoire C et la ligne de bits BL partagent leurs charges. Une variation de la tension apparaît à la fois sur le condensateur de cellule et la ligne de bits BL ayant pour résultat une différence de tension entre les tensions des lignes de bits BL, /BL. La valeur de cette variation comparée à la tension de référence sur la ligne de bits complémentaire /BL est donnée par l'équation : AV = VBL-V/BL = (CCELL/EC) * (VCELL-VBLH/2)
Dans cette équation, VCELL est la tension stockée sur le condensateur de mémorisation et EC = CCELL + CBL + Cin,SA correspond à la somme des capacités de la cellule C, de la ligne de bits BL, et de la capacité d'entrée de l'amplificateur de détection Cin,SA- Cette variation de tension est également une différence de tension entre les lignes de bits BL, /BL.
En fonction de si les données stockées initialement dans la cellule C sont un « un » logique ou un « zéro » logique, cette variation de tension AV est positive ou négative, respectivement. L'intervalle de temps afférent correspond à t2<t<t3 sur les figures 2a et 2b. Si un « un » logique était stocké à l'intérieur de la cellule C, c'est-à-dire la tension stockée initialement à l'intérieur de la cellule C est la tension d'alimentation élevée VHSUPPLY, la tension de la ligne de bits BL est légèrement augmentée et la variation de tension AV devient positive. Cette situation est illustrée par la figure 2a. Si un « zéro » logique était stocké à l'intérieur de la cellule C, c'est-à-dire la tension stockée initialement à l'intérieur de la cellule C est VBLL ou GND, la tension de la ligne de bits BL est légèrement diminuée et la variation de tension AV devient négative. Cette situation est illustrée par la figure 2b. Au temps t3, l'opération de détection est commencée en élevant le signal de commande de commutation de pied 'NSW à un niveau de tension élevé afin de débloquer le transistor de commutation de pied T40. Le noeud de source commune des transistors d'excursion basse T31, T32 est de ce fait amené à l'état bas à la tension d'alimentation basse VLSUPPLY de la source de tension d'excursion basse. Comme les tensions sur les lignes de bits BL, /BL sont respectivement établies à VBLH/2 + AV et VBLH/2, et comme ces tensions sont appliquées aux grilles des transistors d'excursion basse T31, T32, les transistors d'excursion basse T31, T32 sont ainsi débloqués. La connexion à couplage transversal des deux transistors d'excursion basse T31, T32 donne une tension de grille supérieure au transistor avec la tension de drain inférieure et vice versa. Une tension de grille supérieure laisse passer plus de courant dans le transistor correspondant et amène plus vite à l'état bas la tension de drain correspondante qui était déjà inférieure à l'autre. La différence de tension entre les deux lignes de bits BL, /BL est ainsi amplifiée. L'intervalle de temps afférent correspond à t3<t<t4 sur les figures 2a et 2b. Au temps t4, afin de saturer le signal de différence déjà amplifié à la complète tension 35 d'alimentation élevée VHSUPPLY, le transistor de commutation de tête T10 est débloqué par l'intermédiaire du signal de commande de commutation de tête (hPSw, amenant de ce fait à l'état haut la source commune des transistors d'excursion haute T21, T22 vers la tension d'alimentation élevée VHSUPPLY de la source de tension d'excursion haute. De la même manière que pour les transistors d'excursion basse T31, T32, la connexion à couplage transversal des transistors d'excursion haute T21, T22 donne une tension de surattaque de grille supérieure (en valeur absolue) au transistor avec la tension drain-source absolue inférieure et vice versa. Le processus est comparable à celui décrit pour les transistors d'excursion basse T31, T32, mais ici un processus d'excursion haute est obtenu ayant pour résultat une plus grande différence de tension entre les deux lignes de bits BL, /BL. La combinaison d'à la fois le processus d'excursion basse lié aux transistors à canal N et le processus d'excursion haute lié aux transistors à canal P, conduit à une amplification de la différence de tension entre les lignes de bits BL, /BL jusqu'à ce que des niveaux de tension CMOS maximale soient atteints. Dans le cas représenté sur la figure 2a où un « un » logique est stocké à l'intérieur de la cellule C, la différence de tension entre les lignes de bits BL, /BL résultant de la variation de tension positive initiale AV est amplifiée jusqu'à ce que la saturation soit atteinte, de sorte que la tension de BL soit égale à la tension d'alimentation élevée VHSUPPLY tandis que la tension de la ligne de bits complémentaire /BL est amenée à l'état bas à la tension d'alimentation basse VLSUPPLY- Dans le cas représenté sur la figure 2b où un « zéro » logique est stocké dans la cellule C, la différence de tension entre les lignes de bits BL, /BL résultant de la variation de tension négative initiale OV est amplifiée de sorte que la tension desdites lignes de bits BL, /BL finisse par se stabiliser avec la tension de la ligne de bits BL au niveau de la tension d'alimentation basse VLSUPPLY et la tension de la ligne de bits complémentaire /BL au niveau de la tension d'alimentation élevée VHSUPPLY- Le contenu de la cellule C est alors restauré à sa valeur initiale comme la ligne de mots WL est encore activée. Les deux lignes de bits BL et /BL sont saturées aux niveaux de tension CMOS, évitant tout courant circulant dans l'amplificateur de détection. Ces niveaux CMOS peuvent facilement être transférés ultérieurement aux lignes de bits globales I0, /I0 par l'intermédiaire des transistors de contrôle d'accès T71, T72 en rendant lesdits transistors de contrôle d'accès T71, T72 conducteurs au moyen du signal de décodage YDEC. Comme on peut le voir sur les figures 2a et 2b, l'intervalle de temps afférent correspond à t4<t<t5.
Au temps t5, afin de conserver les données dans la cellule C, le transistor d'accès cellulaire Mc est bloqué en désactivant la ligne de mots WL, c'est-à-dire en appliquant un niveau de tension bas au signal de sélection cwL Au temps t6, le transistor de commutation de pied T40 est bloqué en établissant le signal de commande de commutation de pied (kNSW à un niveau de tension bas, isolant de ce fait le noeud de source commune des transistors d'excursion basse T31, T32 de la source de tension d'excursion basse. Simultanément, le transistor de commutation de tête T10 est également bloqué en établissant le signal de commande de commutation de tête 4PSw à un niveau de tension élevé, isolant de ce fait le noeud de source commune des transistors d'excursion haute T21, T22 de la source de tension d'excursion haute. Les transistors d'excursion haute et d'excursion basse T31, T32, T21, T22 sont ainsi désactivés. Au temps to', un nouveau cycle commence avec les 5 opérations de précharge et d'égalisation comme décrit ci-dessus. Afin d'écrire des données dans la cellule C ou de lire les données stockées dans la cellule C, un signal de commande de décodage de niveau de tension élevé YDEC 10 est appliqué aux grilles des transistors de contrôle d'accès T71, T72 afin de les débloquer. Trois modes de réalisation d'un amplificateur de détection selon le premier aspect de l'invention et leur processus de fonctionnement associé lorsque 15 commandé par un procédé conformément au deuxième aspect de l'invention sont décrits ci-après.
Premier mode de réalisation : pas de transistor de précharge 20 Comme illustré sur la figure 3, un amplificateur de détection selon le premier mode de réalisation de l'invention inclut quatre transistors M21, M22, M31, M32 pour les inverseurs, avec deux transistors de contrôle d'accès additionnels M71, M72, deux 25 transistors de commutation additionnels M10, M40 et un transistor d'égalisation additionnel M50. Comme pour la figure 1 illustrant un amplificateur de détection de l'art antérieur, et pour plus de simplicité, une seule ligne de mots WL et une seule 30 cellule mémoire C sont représentées du côté gauche de l'amplificateur de détection. La cellule C est adressée par la ligne de mots WL qui commande la grille d'un transistor d'accès cellulaire Mc, ledit transistor d'accès cellulaire Mc connectant la cellule C à une 35 ligne de bits.
L'amplificateur de détection différentiel pour détecter des données stockées dans une pluralité de cellules mémoire C d'une matrice de cellules mémoire selon le premier mode de réalisation comprend : - un premier inverseur CMOS ayant une sortie connectée à une première ligne de bits BL et une entrée connectée à une seconde ligne de bits /BL complémentaire de la première ligne de bits BL, - un second inverseur CMOS ayant une sortie connectée à la seconde ligne de bits /BL et une entrée connectée à la première ligne de bits BL, chaque inverseur CMOS comprenant : - un transistor d'excursion haute M21, M22 ayant un drain et une source, et - un transistor d'excursion basse M31, M32 ayant un drain et une source, le transistor d'excursion haute M21, M22 et le transistor d'excursion basse M31, M32 de chaque inverseur CMOS ayant un drain commun.
Dans le mode de réalisation représenté de la figure 3, les transistors d'excursion haute M21, M22 sont des transistors du type P-MOS et les transistors d'excursion basse M31, M32 sont des transistors du type N-MOS.
A la différence de l'amplificateur de détection de l'art antérieur décrit ci-dessus, les transistors d'excursion haute M21, M22 et les transistors d'excursion basse M31, M32 sont des transistors multigrilles, ayant au moins une première grille de commande et une seconde grille de commande capable d'être polarisée afin de moduler la tension de seuil du transistor par rapport à la première grille de commande. Par exemple, la première grille de commande peut être une grille de commande avant et la seconde grille de commande peut être une grille de commande arrière. Alors que les transistors de l'amplificateur de détection de l'art antérieur sont fabriqués grâce à la technologie CMOS sur silicium massif, les transistors de l'amplificateur de détection selon l'invention sont de préférence fabriqués grâce à la technologie Semi-conducteur Sur Isolant (SeOI). Les transistors SeOI ont une désadaptation de tension de seuil aléatoire inférieure comparée aux transistors fabriqués grâce au CMOS sur silicium massif. La désadaptation de tension de seuil aléatoire résulte principalement d'un écart de tension proportionnel à la racine carrée de la surface active du transistor. Ainsi, l'utilisation de transistors SeOI permet que les dimensions desdits transistors soient inférieures à celles des transistors basés sur silicium massif tout en ayant une désadaptation de tension de seuil aléatoire acceptable. L'amplificateur de détection résultant consomme moins de surface comparé à son équivalent basé sur silicium massif classique. De plus, la taille des interconnexions peut être réduite grâce à des transistors plus petits. Dans un mode de réalisation préféré, l'amplificateur de détection différentiel est fabriqué sur un substrat semi-conducteur sur isolant, par exemple un substrat silicium sur isolant, comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante. Les premières grilles de commande sont des grilles de commande avant et les secondes grilles de commande sont des grilles de commande arrière formées dans le substrat de base au-dessous de la couche isolante. Les transistors peuvent être des transistors SOI à déplétion totale (FD).
En variante, les transistors de l'amplificateur de détection sont des transistors du type Fin-FET avec des doubles grilles indépendantes. Un transistor du type Fin-FET se compose d'une fine ailette qui forme le canal actif et d'électrodes de commande alentour qui forment les grilles du transistor. A titre d'illustration non limitative, dans la description suivante, il sera fait référence à des transistors d'excursion haute et d'excursion basse ayant chacun une grille de commande avant et une grille de commande arrière. En conséquence, la première grille de commande de chaque transistor d'excursion haute et d'excursion basse est une grille de commande avant, et la seconde grille de commande de chaque transistor d'excursion haute et d'excursion basse est une grille de commande arrière. Par conséquent, le second signal de commande d'excursion haute est un signal de commande de grille arrière d'excursion haute et le second signal de commande d'excursion basse est un signal de commande de grille arrière d'excursion basse. En revenant à la figure 3, les grilles de commande arrière des transistors d'excursion haute M21, M22 sont connectées à une grille de commande arrière d'excursion haute commune sur laquelle un signal de commande de grille arrière d'excursion haute (ppBG est appliqué. Le signal de commande de grille arrière d'excursion haute (PpBG peut prendre des valeurs de tension à l'intérieur d'une plage comprise entre un niveau de tension bas VpBGL et un niveau de tension élevé VpBGH- Les grilles de commande arrière des transistors d'excursion basse M31, M32 sont connectées à une grille de commande arrière d'excursion basse commune à laquelle un signal de commande de grille arrière d'excursion basse 4NBG est appliqué. Le signal de commande de grille arrière d'excursion basse 4hNBG peut prendre des valeurs de tension à l'intérieur d'une plage comprise entre un niveau de tension bas VNBGL et un niveau de tension élevé VNBGH. Les sources des transistors d'excursion basse M31, M32 sont connectées à un transistor de commutation de pied M40, qui est lui-même connecté à une source de tension d'excursion basse à une tension d'alimentation basse VLSUPPLY. Le niveau de tension bas VBLL, par exemple la masse GND, de la tension d'alimentation basse VLSUPPLY est utilisé comme référence pour les autres niveaux de tension dans l'amplificateur de détection. Ledit transistor de commutation de pied M40 est commandé par un signal de commande de commutation de pied 4)NBN. Dans le circuit illustré par la figure 3, le transistor de commutation de pied M40 est un transistor N-MOS. Lorsque le signal de commande 1NSw est élevé, le transistor de commutation de pied M40 est conducteur, et la tension d'alimentation basse VLSUPPLY est transmise au noeud de source commune des transistors d'excursion basse M31, M32. Lorsque le signal de commande de commutation de pied INSw est bas, le transistor de commutation de pied M40 est bloqué et le noeud de source commune des transistors d'excursion basse M31, M32 n'est pas amené à l'état bas.
Les sources des transistors d'excursion haute M21, M22 sont connectées à un transistor de commutation de tête M10, qui est lui-même connecté à une source de tension d'excursion haute à une tension d'alimentation élevée VHSUPPLY et est commandé par un signal de commande de commutation de tête (I)Psw. Dans le circuit illustré par la figure 3, le transistor de commutation de tête M10 est un transistor P-MOS. Lorsque le signal de commande de commutation de tête 4PSw est bas, le transistor de commutation de tête M10 est conducteur et la tension d'alimentation élevée VHSUPPLY est transmise aux sources des transistors d'excursion haute M21, M22. Lorsque le signal de commande 4psw est élevé, le transistor de commutation de tête M10 est bloqué et le noeud de source commune des transistors d'excursion haute M21, M22 n'est pas amené à l'état haut, c'est-à-dire la tension du noeud de source commune des transistors d'excursion haute M21, M22 est flottante. Lorsque à la fois les transistors de commutation de tête et de pied M10 et M40 sont bloqués, c'est-à- dire le signal de commande de commutation de tête 4psw est élevé et le signal de commande de commutation de pied 4NSw est bas, tous les noeuds dans l'amplificateur de détection sont flottants. L'égalisation peut se produire par l'intermédiaire du transistor d'égalisation M50 comme dans le cas du circuit de l'état de la technique. Afin de compenser les fuites ou les déséquilibres possibles qui peuvent entraîner un petit écart entre la tension de précharge souhaitée et la tension atteinte aux lignes de bits BL, /BL par l'intermédiaire de l'égalisation, une paire de transistors de précharge agencés pour être couplés respectivement auxdites première et seconde lignes de bits BL, /BL est prévue pour précharger les lignes de bits BL, /BL à une tension de précharge.
Les transistors de précharge sont constitués par les transistors d'excursion haute M21, M22 ou par les transistors d'excursion basse M31, M32. Les transistors de précharge dédiés T61, T62 et le signal de commande de précharge correspondant (I)pCH tels que montrés sur la figure 1 sont ainsi omis. L'amplificateur de détection de la figure 3 comprend en outre deux transistors de contrôle d'accès M71, M72, dont les grilles sont commandées par un signal de commande de décodage YDEC, lesdits transistors de contrôle d'accès M71, M72 connectant la première et la seconde ligne de bits BL, /BL, respectivement, à la première et la seconde ligne de bits globale I0, /IO, respectivement. Les transistors de contrôle d'accès M71, M72 sont utilisés pour transférer des données entre la première et la seconde ligne de bits BL, /BL et la première et la seconde ligne de bits globale IO, /I0, respectivement. La première et la seconde ligne de bits globale I0, /IO sont connectées à un autre circuit de traitement de signal (non représenté), généralement appelé amplificateur de détection secondaire (SSA pour secondary sense amplifier), pour traiter les données. Le transistor d'égalisation M50 et les transistors de contrôle d'accès M71, M72 sur la figure 3 ne sont pas représentés explicitement comme des dispositifs SOI avec des grilles de commande arrière. Faisant partie d'un circuit intégré SOI, ils sont de préférence réalisés comme des transistors SOI également. Ils peuvent être des transistors multigrilles ayant au moins une première grille de commande et une seconde grille de commande capable d'être polarisée afin de moduler la tension de seuil dudit transistor par rapport à leur première grille de commande. Le transistor d'égalisation M50 et les transistors de contrôle d'accès M71, M72 peuvent être fabriqués sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, où les secondes grilles de commande sont des grilles de commande arrière formées dans le substrat de base au-dessous de la couche isolante. Leurs tensions de commande arrière respectives sont alors choisies à des valeurs qui permettent que leurs opérations soient effectuées. Facultativement, leurs grilles de commande arrière respectives et leurs grilles de commande avant respectives peuvent également être connectées ensemble pour parvenir à une transconductance accrue, ayant pour résultat une égalisation et un décodage plus rapides pour l'amplificateur de détection.
Processus de fonctionnement d'un amplificateur de détection sans transistor de précharge dédié Le processus de fonctionnement d'un amplificateur de détection tel qu'illustré sur la figure 3 est décrit maintenant. Des signaux qui sont appliqués à ou générés à l'intérieur de l'amplificateur de détection sont illustrés par les figures 4a et 4b. Le temps représenté est purement illustratif.
Le processus de fonctionnement préféré de l'amplificateur de détection est représenté sur les figures 4a et 4b. Comme la fonction est construite au moyen de transistors N-MOS et P-MOS complémentaires, toutes les sous-fonctions de l'amplificateur de détection peuvent être échangées du côté N-MOS au côté P-MOS et vice versa. Par exemple il est possible de précharger ou d'équilibrer les lignes de bits BL, /BL avec des dispositifs à canal P ou des dispositifs à canal N. La détection peut également être effectuée par les transistors d'excursion haute M21, M22 ou par les transistors d'excursion basse M31, M32. Dans ce processus illustré, la détection se produit par l'intermédiaire des transistors d'excursion basse M31, M32 connectés à la source de tension d'excursion basse fournissant une tension d'alimentation basse VLSUPPLY- La première opération avant l'extraction d'une cellule mémoire est l'égalisation et la précharge. Avant cette opération, c'est-à-dire avant le temps to, l'amplificateur de détection fonctionne dans un état verrouillé fournissant une tension d'alimentation élevée VLSUPPLY et une tension d'alimentation basse VLSUPPLY complémentaires à la première et à la seconde ligne de bits BL, /BL, en fonction de l'opération précédente.
Au temps to, le transistor de commutation de pied M40 est bloqué en établissant le signal de commande de commutation de pied 4NSw à un niveau de tension bas, isolant de ce fait le noeud de source commune des transistors d'excursion basse M31, M32 de la source de tension d'excursion basse à la tension d'alimentation basse VLSUPPLY- Simultanément, le transistor de commutation de tête M10 est également bloqué en établissant le signal de commande de commutation de tête 4 psw à un niveau élevé, isolant de ce fait le noeud de source commune des transistors d'excursion haute M21, M22 de la source de tension d'excursion haute à la tension d'alimentation basse VLSUPPLY- Egalement au temps to, le signal de commande de grille arrière d'excursion haute (ppBG est élevé à un niveau de tension élevé VpBGH pour augmenter en valeur absolue la tension de seuil des transistors d'excursion haute M21, M22 par rapport à leurs grilles de commande de sorte que les transistors d'excursion haute M21, M22 soient bloqués. Simultanément, le signal de commande de grille arrière d'excursion basse 4NBG est abaissé à un niveau VNBGL qui élève les tensions de seuil des transistors d'excursion basse M31, M32 par rapport à leurs grilles de commande, les bloquant également.
Il convient de noter que le blocage des transistors d'excursion haute et d'excursion basse par l'intermédiaire de leurs grilles de commande arrière respectives n'est pas absolument nécessaire étant donné que les transistors de commutation de tête et de pied M10, M40, les isolent de la source de tension d'excursion haute et d'excursion basse, respectivement. Au temps t1, l'égalisation est effectuée en commutant le signal de commande d'égalisation 1EQL à un niveau de tension élevé afin de débloquer le transistor d'égalisation M50, court-circuitant de ce fait les lignes de bits BL, /BL et établissant leurs niveaux de tension à la valeur moyenne VBLH/2. Le signal de commande de commutation de tête (ppsw est abaissé à un niveau bas afin de débloquer le transistor de commutation de tête M10, connectant de ce fait le noeud de source commune des transistors d'excursion haute M21, M22 à la source de tension d'excursion haute. Egalement au temps t1, la tension d'alimentation élevée VHSUPPLY fournie par la source de tension d'excursion haute est abaissée à une tension de précharge choisie, typiquement la moitié de sa valeur antérieure et élevée VBLH, et les deux transistors d'excursion haute M21, M22 sont amenés en mode de déplétion en établissant le signal de commande de grille arrière d'excursion haute 'pBG à un niveau de tension bas VpBGL. Les transistors d'excursion haute M21, M22 sont de ce fait à l'état conducteur, ce qui permet le transfert de charge de la source de tension d'excursion haute aux lignes de bits BL, /BL. Cette opération établit les lignes de bits BL, /BL à la tension de précharge VBLH/2. L'intervalle de temps afférent correspondant aux opérations d'égalisation et de précharge est tl<t<t2 30 sur les figures 4a et 4b. L'opération de précharge compense les fuites ou les déséquilibres possibles qui peuvent entraîner un petit écart entre la tension de précharge souhaitée et la tension atteinte aux lignes de bits BL, /BL par 35 l'intermédiaire de l'égalisation.
Au temps t2, après que les opérations d'égalisation et précharge sont terminées, le signal de commande de commutation de tête (1)PSW est élevé à un niveau de tension élevé afin de bloquer le transistor de commutation de tête M10. Le signal de commande de grille arrière d'excursion haute 4PBG est élevé à un niveau de tension élevé VPBGH afin de bloquer les transistors d'excursion haute M21, M22. La tension d'alimentation élevée VHSUPPLY de la source de tension d'excursion haute est rétablie à sa valeur élevée VBLH. Au temps t3, le signal de sélection 4WL appliqué à la ligne de mots WL est établi à un niveau élevé VWLH afin d'activer le transistor d'accès cellulaire Mc. La cellule mémoire C et la première ligne de bits BL partagent leurs charges. Une variation de tension AV apparaît sur la première ligne de bits BL, ayant pour résultat une différence de tension entre la première ligne de bits BL et la seconde ligne de bits /BL. La valeur de cette variation de tension AV dépend des données stockées initialement dans la cellule C de la même manière que décrit précédemment pour le circuit de l'art antérieur. En fonction de si les données stockées initialement dans la cellule C sont un « un » logique ou un « zéro » logique, cette variation de tension AV est positive ou négative, respectivement. L'intervalle de temps afférent correspond à t3<t<t4 sur les figures 4a et 4b. Si un « un » logique était stocké à l'intérieur de la cellule C, c'est-à-dire si la tension stockée initialement à l'intérieur de la cellule C est la tension d'alimentation élevée VHSUPPLY, la tension de la première ligne de bits BL est légèrement augmentée. Cette situation est illustrée par la figure 4a. Si un « zéro » logique était stocké à l'intérieur de la cellule C, c'est-à-dire si la tension stockée initialement à l'intérieur de la cellule C est la tension d'alimentation basse VLSUPPLY, la tension de la première ligne de bits BL est légèrement diminuée.
Cette situation est illustrée par la figure 4b. Au temps t4, l'opération de détection est commencée en débloquant le transistor de commutation de pied M40 en élevant le signal de commande de commutation de pied 4NSw, amenant de ce fait à l'état bas la source commune des transistors d'excursion basse M31, M32 à la tension d'alimentation basse VHSUPPLY- Les transistors d'excursion basse M31, M32 sont débloqués en établissant le signal de commande de grille arrière d'excursion basse 4NBG à un niveau de tension élevé VNBGH. La différence de tension entre les deux lignes de bits BL, /BL est ainsi amplifiée de la même manière qu'à l'intérieur de l'amplificateur de détection de l'art antérieur. L'intervalle de temps afférent correspond à t4<t<t5 sur les figures 4a et 4b.
Au temps t5, afin de saturer le signal de différence déjà amplifié au niveau de tension élevé maximal VBLH de la tension d'alimentation élevée VHSUPPLY fournie par la source de tension d'excursion haute, le transistor de commutation de tête M10 est débloqué par l'intermédiaire du signal de commande de commutation de tête (l)psw, amenant de ce fait à l'état haut le noeud de source commune des transistors d'excursion haute M21, M22 vers la tension d'alimentation élevée VHSUPPLY- Les transistors d'excursion haute M21, M22 sont débloqués en établissant le signal de commande de grille arrière d'excursion haute (I)pBG à un niveau de tension bas VpBGL- La combinaison des actions respectives des transistors d'excursion basse M31, M32 et des transistors d'excursion haute M21, M22 sature l'amplificateur de détection et établit les lignes de bits BL, /BL aux tensions respectives de la source de tension d'excursion haute et de la source de tension d'excursion basse selon la valeur initiale de la variation de tension AV (positive ou négative).
Dans le cas représenté sur la figure 4a où un « un » logique est stocké à l'intérieur de la cellule C, une variation de tension positive initiale AV sur la première ligne de bits BL est amplifiée jusqu'à la saturation à la tension d'alimentation élevée VHSUPPLY fournie par la source de tension d'excursion haute tandis que la seconde ligne de bits /BL est amenée à l'état bas à la tension d'alimentation basse VLSUPPLY fournie par la source de tension d'excursion basse. Dans le cas représenté sur la figure 4b où un « zéro » logique est stocké dans la cellule C, la variation de tension négative initiale AV sur la première ligne de bits BL est amenée à l'état bas à la tension d'alimentation basse VLSUPPLY fournie par la source de tension d'excursion basse tandis que la seconde ligne de bits /BL est saturée jusqu'à la tension d'alimentation élevée VHSUPPLY fournie par la source de tension d'excursion haute. Le contenu de la cellule C est alors restauré à sa valeur initiale comme la ligne de mots WL est encore activée. Les deux lignes de bits BL et /BL sont saturées aux niveaux de tension CMOS, évitant tout courant circulant dans l'amplificateur de détection. Ces niveaux CMOS peuvent facilement être transférés ultérieurement aux lignes de bits globales I0, /I0 par l'intermédiaire des transistors de contrôle d'accès M71, M72 en rendant lesdits transistors de contrôle d'accès M71, M72 conducteurs au moyen du signal de décodage YDEC. Comme on peut le voir sur les figures 4a et 4b, 35 l'intervalle de temps afférent correspond à t5<t<t6.
Au temps t6r afin de conserver les données dans la cellule C, le transistor d'accès cellulaire Mc est bloqué en désactivant la ligne de mots WL, c'est-à-dire en établissant le signal de sélection (I)WL à un niveau de tension bas VWLL- Au temps to', un nouveau cycle commence avec les opérations de précharge et d'égalisation comme décrit ci-dessus. Afin d'écrire des données dans la cellule C ou de lire les données stockées dans la cellule C, un signal de commande de décodage de niveau de tension élevé YDEC est appliqué entre le temps t5 et le temps t6 aux grilles des transistors de contrôle d'accès T71, T72 afin de les débloquer.
Comme déjà mentionné, l'opération de détection peut être effectuée par les transistors d'excursion haute M21, M22 à la place des transistors d'excursion basse M31, M32. Dans ce cas, les motifs de signal de commande de grille arrière suivants sont appliqués aux transistors d'excursion basse M31, M32 et aux transistors d'excursion haute M21, M22. Pendant l'opération de détection, c'est-à-dire entre t4 et t5, le signal de commande de grille arrière d'excursion haute 4pBG est établi à un niveau de tension bas VpBGL afin de débloquer les transistors d'excursion haute M21, M22, alors que le signal de commande de grille arrière d'excursion basse 4NBG est maintenu à un niveau de tension bas VNBGL afin de maintenir les transistors d'excursion basse M31, M32 à l'état bloqué.
Simultanément, le signal de commande de commutation de tête 4psW est élevé à un niveau de tension élevé afin de débloquer le transistor de commutation de tête M10, amenant de ce fait à l'état haut le noeud de source commune des transistors d'excursion haute M21, M22 à la tension d'alimentation élevée VHSUPPLY fournie par la source de tension d'excursion haute, alors que le transistor de commutation de pied M40 est maintenu à l'état bloqué en maintenant le signal de commande de commutation de pied (1)NSw à un niveau de tension bas. Les autres opérations sont effectuées par les signaux de commande déjà décrits.
Deuxième mode de réalisation : pas de transistor de 10 commutation ni de transistor de précharge Comme illustré sur la figure 5, un amplificateur de détection selon un deuxième mode de réalisation de l'invention inclut quatre transistors M21, M22, M31, M32 pour les inverseurs, avec deux transistors de 15 contrôle d'accès dédiés additionnels M71, M72 et un transistor d'égalisation additionnel M50. Le deuxième mode de réalisation est similaire au premier mode de réalisation à l'exception de l'absence supplémentaire de transistors de commutation M10, M40. 20 Par conséquent, seules les différences entre les deux modes de réalisation sont décrites. Il convient de noter qu'il est possible de ne supprimer qu'un seul des transistors de commutation M10, M40, bien que les deux transistors de commutation 25 soient de préférence omis. L'invention est décrite en conséquence. Les sources des transistors d'excursion haute M21, M22 sont connectées directement à une source de tension d'excursion haute fournissant une tension 30 d'alimentation élevée VHSUPPLY, sans transistor intermédiaire entre les sources des transistors d'excursion haute M21, M22 et la source de tension d'excursion haute. Par comparaison avec l'amplificateur de détection de l'art antérieur décrit ci-dessus, le 35 transistor de commutation de tête T10 est omis, ayant de ce fait pour résultat un amplificateur de détection à meilleur rendement surfacique. Les sources des transistors d'excursion basse M31, M32 sont connectées directement à une source de tension d'excursion basse fournissant une tension d'alimentation basse VLSUPPLY, sans transistor intermédiaire entre les sources des transistors d'excursion basse M31, M32 et la source de tension d'excursion basse. Comparé à l'amplificateur de détection de l'art antérieur décrit ci-dessus, le transistor de commutation de pied T40 est omis, ayant de ce fait pour résultat un amplificateur de détection à meilleur rendement surfacique. En outre, deux transistors au lieu de quatre transistors sont connectés en série entre la source de tension d'excursion haute et la source de tension d'excursion basse, relâchant de ce fait les contraintes en termes de relations de tension.
Processus de fonctionnement d'un amplificateur de détection selon le deuxième mode de réalisation Le processus de fonctionnement d'un amplificateur de détection tel qu'illustré sur la figure 5 est décrit maintenant. Des signaux qui sont appliqués à ou générés à l'intérieur de l'amplificateur de détection sont illustrés par les figures 6a et 6b. Le temps représenté est purement illustratif. La figure 6a illustre le cas où la cellule C stocke un « un » logique, et la figure 6b illustre le cas où la cellule C stocke un « zéro » logique. Le processus est le même que pour le premier mode de réalisation, sauf pour les signaux de commande de commutation de tête et de pied lpsw, (I)NSw qui sont omis. Par conséquent, la description du processus est la même que pour le premier mode de réalisation sans les signaux de commande de commutation de tête et de pied 4 psw, 4NSW- Toutefois, il est maintenant nécessaire de bloquer les transistors des inverseurs qui n'effectuent pas l'opération de précharge.
Troisième mode de réalisation : pas de transistor de commutation ni de transistor de précharge dédié ni de transistor de contrôle d'accès dédié Comme illustré sur la figure 7, un amplificateur de détection selon le troisième mode de réalisation de l'invention inclut quatre transistors M21, M22, M31, M32 pour les inverseurs et un transistor d'égalisation additionnel M50. L'amplificateur de détection de la figure 7 15 comprend : - un premier inverseur CMOS ayant une sortie connectée à une première ligne de bits BL et une entrée connectée à une seconde ligne de bits /BL complémentaire de la première ligne de bits BL, 20 - un second inverseur CMOS ayant une sortie connectée à la seconde ligne de bits /BL et une entrée connectée à la première ligne de bits BL, chaque inverseur CMOS comprenant : - un transistor d'excursion haute M21, M22 ayant 25 un drain et une source, et - un transistor d'excursion basse M31, M32 ayant un drain et une source, le transistor d'excursion haute M21, M22 et le transistor d'excursion basse M31, M32 de chaque 30 inverseur CMOS ayant un drain commun. Dans le mode de réalisation représenté de la figure 7, les transistors d'excursion haute M21, M22 sont des transistors du type P-MOS et les transistors d'excursion basse M31, M32 sont des transistors du type 35 N-MOS.
A la différence de l'amplificateur de détection de la figure 1, les transistors d'excursion haute M21, M22 et les transistors d'excursion basse M31, M32 sont des transistors multigrilles, ayant au moins une première grille de commande et une seconde grille de commande capable d'être polarisée afin de moduler la tension de seuil du transistor par rapport à la première grille de commande. Par exemple, la première grille de commande peut être une grille de commande avant et la seconde grille de commande peut être une grille de commande arrière. Alors que les transistors de l'amplificateur de détection de l'art antérieur sont fabriqués grâce à la technologie CMOS sur silicium massif, les transistors de l'amplificateur de détection selon l'invention sont de préférence fabriqués grâce à la technologie Semi-conducteur Sur Isolant (SeOI). Les transistors SeOI ont une désadaptation de tension de seuil aléatoire inférieure comparée aux transistors fabriqués grâce au CMOS sur silicium massif. La désadaptation de tension de seuil aléatoire résulte principalement d'un écart de tension proportionnel à la racine carrée de la surface active du transistor. Ainsi, l'utilisation de transistors SeOI permet que les dimensions desdits transistors soient inférieures à celles des transistors basés sur silicium massif tout en ayant une désadaptation de tension de seuil aléatoire acceptable. L'amplificateur de détection résultant consomme moins de surface comparé à son équivalent basé sur silicium massif classique. De plus, la taille des interconnexions peut être réduite grâce à des transistors plus petits. Dans un mode de réalisation préféré, l'amplificateur de détection différentiel est fabriqué 35 sur un substrat semi-conducteur sur isolant, par exemple un substrat silicium sur isolant, comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante. Les premières grilles de commande sont des grilles de commande avant et les secondes grilles de commande sont des grilles de commande arrière formées dans le substrat de base au-dessous de la couche isolante. Les transistors peuvent être des transistors SOI à déplétion totale (FD).
En variante, les transistors de l'amplificateur de détection sont des transistors du type Fin-FET avec des doubles grilles indépendantes. Un transistor du type Fin-FET se compose d'une fine ailette qui forme le canal actif et d'électrodes de commande alentour qui forment les grilles du transistor. A titre d'illustration non limitative, dans la description suivante, il sera fait référence à des transistors d'excursion haute et d'excursion basse ayant chacun une grille de commande avant et une grille de commande arrière. En conséquence, la première grille de commande de chaque transistor d'excursion haute et d'excursion basse est une grille de commande avant, et la seconde grille de commande de chaque transistor d'excursion haute et d'excursion basse est une grille de commande arrière. Par conséquent, le second signal de commande d'excursion haute est un signal de commande de grille arrière d'excursion haute et le second signal de commande d'excursion basse est un signal de commande de grille arrière d'excursion basse.
En revenant à la figure 7, les grilles de commande arrière des transistors d'excursion haute M21, M22 sont connectées à une grille de commande arrière d'excursion haute commune sur laquelle un signal de commande de grille arrière d'excursion haute tppBG est appliqué. Le signal de commande de grille arrière d'excursion haute dpBG peut prendre des valeurs de tension à l'intérieur d'une plage comprise entre un niveau de tension bas VpBGL et un niveau de tension élevé VpBGH- Les grilles de commande arrière des transistors d'excursion basse M31, M32 sont connectées à une grille de commande arrière d'excursion basse commune à laquelle un signal de commande de grille arrière d'excursion basse cNBG est appliqué. Le signal de commande de grille arrière d'excursion basse INBG peut prendre des valeurs de tension à l'intérieur d'une plage comprise entre un niveau de tension bas VNBGL et un niveau de tension supérieur à un niveau de tension élevé VNBGH. Un amplificateur de détection doit être mis hors circuit pour éviter tout conflit entre l'opération de détection normale et les opérations d'égalisation et de précharge mêmes. Ceci est effectué à l'intérieur d'amplificateurs de détection de l'état de la technique en bloquant les transistors de commutation de tête et de pied T10, T40. Selon l'invention, les transistors de commutation T10, T40 de la figure 1 sont omis et l'opération consistant à mettre hors circuit l'amplificateur de détection est effectuée en augmentant les tensions de seuil (en valeurs absolues pour les canaux P) des transistors d'excursion haute et d'excursion basse M21, M22, M31, M32 de sorte que lesdits transistors ne soient pas dans un état conducteur pour les tensions appliquées au cours de l'opération de précharge. Les tensions de seuil des transistors d'excursion haute et d'excursion basse M21, M22, M31, M32 par rapport à leurs grilles de commande avant sont élevées au moyen de leurs grilles de commande arrière respectives. Dans de telles conditions, les quatre transistors sont bloqués, c'est-à-dire rendus bloquants, pour toutes les combinaisons possibles de tensions sur les lignes de bits BL et /BL. Il convient de noter qu'il est possible de ne supprimer qu'un seul des transistors de commutation T10, T40, bien que les deux transistors de commutation soient de préférence omis. L'invention est décrite en conséquence. Les sources des transistors d'excursion haute M21, M22 sont connectées directement à une première et à une seconde ligne de bits globale I0, /I0 sans transistor intermédiaire. Les lignes de bits globales I0, /IO agissent comme la source de tension d'excursion haute pour les transistors d'excursion haute. Par conséquent, la tension des lignes de bits globales I0, /I0 agit comme la tension d'alimentation élevée fournie par la source de tension d'excursion haute. Par comparaison avec l'amplificateur de détection de l'art antérieur décrit ci-dessus, le transistor de commutation de tête T10 est omis, ayant de ce fait pour résultat un amplificateur de détection à meilleur rendement surfacique. Les sources des transistors d'excursion basse M31, M32 sont connectées directement à une source de tension d'excursion basse fournissant une tension d'alimentation basse VLSUPPLY, sans transistor intermédiaire entre les sources des transistors d'excursion basse M31, M32 et la source de tension d'excursion basse. Par comparaison avec l'amplificateur de détection de l'art antérieur décrit ci-dessus, le transistor de commutation de pied T40 est omis, ayant de ce fait pour résultat un amplificateur de détection à meilleur rendement surfacique. En outre, deux transistors au lieu de quatre transistors sont connectés en série entre la source de tension d'excursion haute et la source de tension d'excursion basse, relâchant de ce fait les contraintes en termes de relations de tension entre les transistors. L'égalisation peut se produire par l'intermédiaire du transistor d'égalisation M50 comme dans le cas du circuit de l'état de la technique. Afin de compenser les fuites ou les déséquilibres possibles qui peuvent entraîner un petit écart entre la tension de précharge souhaitée et la tension atteinte aux lignes de bits BL, /BL par l'intermédiaire de l'égalisation, une opération de précharge est également effectuée par les transistors d'excursion haute M21, M22 ou par les transistors d'excursion basse M31, M32. Par conséquent, les transistors de précharge sont constitués par les transistors d'excursion haute M21, M22 ou par les transistors d'excursion basse M31, M32. Les transistors de précharge dédiés T61, T62 et le signal de commande de précharge correspondant 4 pCg tels que montrés sur la figure 1 sont ainsi omis.
Comparé à un amplificateur de détection de l'art antérieur, l'opération de lecture est effectuée par les transistors d'excursion haute M21, M22 ou par les transistors d'excursion basse M31, M32. Par conséquent les transistors de contrôle d'accès sont constitués par les transistors d'excursion haute M21, M22 ou par les transistors d'excursion basse M31, M32. Les transistors de contrôle d'accès dédiés T71, T72 tels que montrés sur la figure 1 sont ainsi omis dans ce troisième mode de réalisation, de même que le signal de commande de décodage correspondant YDEC- Les transistors de contrôle d'accès constitués par les transistors d'excursion haute M21, M22 ou par les transistors d'excursion basse M31, M32 sont agencés pour connecter la première et la seconde ligne de bits BL, /BL à la première et à la seconde ligne de bits globale I0, /I0, afin de transférer des données entre la première et la seconde ligne de bits BL, /BL et la première et la seconde ligne de bits globale I0, /I0, respectivement. En outre, étant donné que les transistors de contrôle d'accès sont de préférence les transistors d'excursion haute M21, M22, le troisième mode de réalisation est décrit avec les transistors d'excursion haute M21, M22 comme transistors de contrôle d'accès et connectés ainsi aux lignes de bits globales I0, /IO.
Il convient de noter que si les transistors de contrôle d'accès étaient constitués par les transistors d'excursion basse M31, M32, les transistors d'excursion basse M31, M32 seraient connectés à la place aux lignes de bits globales I0, /I0.
Les lignes de bits globales IO, /IO sont connectées à un autre circuit de traitement de signal (non représenté), généralement appelé amplificateur de détection secondaire (SSA pour secondary sense amplifier), pour traiter les données. L'amplificateur de détection secondaire est en particulier utilisé pour détecter et exploiter un signal différentiel généré sur les lignes de bits globales I0, /IO au cours d'opérations de lecture. Le transistor d'égalisation M50 sur la figure 7 n'est pas représenté explicitement comme un dispositif SOI avec des grilles de commande arrière. Faisant partie d'un circuit intégré SOI, le transistor d'égalisation M50 est de préférence un transistor SOI également.
Le transistor d'égalisation M50 peut être fabriqué sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, où les secondes grilles de commande sont des grilles de commande arrière formées dans le substrat de base au- dessous de la couche isolante. Sa tension de commande arrière est alors choisie à une valeur qui permet que son opération soit effectuée. Facultativement, sa grille de commande arrière et sa grille de commande avant peuvent également être connectées ensemble pour parvenir à une transconductance accrue, ayant pour résultat une égalisation plus rapide pour l'amplificateur de détection.
Processus de fonctionnement d'un amplificateur de détection sans transistor de commutation, ni transistor de précharge dédié, ni transistor de contrôle d'accès dédié Le processus de fonctionnement d'un amplificateur de détection tel qu'illustré sur la figure 7 est décrit maintenant. Des signaux qui sont appliqués à ou générés à l'intérieur de l'amplificateur de détection sont illustrés par les figures 8a et 8b. Le temps représenté est purement illustratif. Le processus de fonctionnement préféré de l'amplificateur de détection est représenté sur les figures 8a et 8b. Comme la fonction est construite au moyen de transistors N-MOS et P-MOS complémentaires, toutes les sous-fonctions de l'amplificateur de détection peuvent être échangées du côté N-MOS au côté P-MOS et vice versa. Par exemple il est possible de précharger ou d'équilibrer les lignes de bits BL, /BL avec des dispositifs à canal P ou des dispositifs à canal N. La lecture peut également être effectuée par les transistors d'excursion haute M21, M22 ou par les transistors d'excursion basse M31, M32. Dans ce processus illustré, la lecture se produit par l'intermédiaire des transistors d'excursion basse M31, M32 connectés à la tension de la source d'excursion basse fournissant une tension d'alimentation basse VLSUPPLY- Au temps ti, le signal de commande de grille arrière d'excursion basse 4NBG est abaissé à un niveau de tension bas VNBGL afin de bloquer les transistors d'excursion basse M31, M32 et le signal de commande de grille arrière d'excursion haute 4PBG est établi à un niveau de tension bas VpBGL de sorte que les transistors d'excursion haute M21, M22 soient amenés en mode de déplétion. Les transistors d'excursion haute M21, M22 sont ainsi débloqués. Facultativement, les transistors d'excursion haute M21, M22 et les transistors d'excursion basse M31, M32 peuvent être bloqués avant ti, par exemple à to, afin d'être sûr qu'ils soient bloqués avant que les opérations d'égalisation et de précharge ne commencent. Egalement au temps ti, le signal de commande d'égalisation fl)EQL est augmenté à un niveau élevé pour débloquer le transistor d'égalisation M50 afin d'initialiser l'égalisation comme décrit précédemment. Simultanément, les signaux des lignes de bits globales 1)10, 4iio sont établis à une tension de précharge souhaitée, typiquement VBLH/2. Les lignes de bits BL, /BL sont de ce fait établies à la tension de précharge, ici VBLH/2. L'intervalle de temps afférent correspond à ti<t<t2 sur les figures 8a et 8b. Au temps t2, après que les opérations d'égalisation et précharge sont terminées, le transistor d'égalisation M50 est bloqué en établissant le signal de commande d'égalisation 4EQL à un niveau bas et les transistors d'excursion haute M21, M22 sont bloqués en établissant le signal de commande de grille arrière d'excursion haute 4PBG à un niveau de tension élevé VpBGH Les lignes de bits globales I0, /I0 sont rétablies à un niveau de tension élevé, typiquement VBLH. Au temps t3, le signal de sélection 4WL appliqué à la ligne de mots WL est établi à un niveau élevé VwLH afin d'activer le transistor d'accès cellulaire Mc. La cellule mémoire C et la première ligne de bits BL partagent leurs charges. Une variation de tension AV apparaît sur la première ligne de bits BL, ayant pour résultat une différence de tension entre la première ligne de bits BL et la seconde ligne de bits /BL. La valeur de cette variation de tension AV dépend des données stockées initialement dans la cellule C de la même manière que décrit précédemment pour le circuit de l'art antérieur.
En fonction de si les données stockées initialement dans la cellule C sont un « un » logique ou un « zéro » logique, cette variation de tension AV est positive ou négative, respectivement. L'intervalle de temps afférent correspond à t3<t<t4 sur les figures 8a et 8b. Si un « un » logique était stocké à l'intérieur de la cellule C, c'est-à-dire la tension stockée initialement à l'intérieur de la cellule C est au niveau de tension élevé VBLH de la tension de la source de tension d'excursion haute constituée par les lignes de bits globales I0, /I0, la tension de la première ligne de bits BL est légèrement augmentée. Cette situation est illustrée par la figure 8a. Si un « zéro » logique était stocké à l'intérieur de la cellule C, c'est-à-dire la tension stockée initialement à l'intérieur de la cellule C est au niveau de tension bas VBLL de la tension d'alimentation VLSUPPLY fournie par la source de tension d'excursion basse, la tension de la première ligne de bits BL est légèrement diminuée.
Cette situation est illustrée par la figure 8b.
Au temps t4, le signal de commande de grille arrière d'excursion basse 4NBG est élevé à un niveau de tension élevé VNBGH qui débloque les deux transistors d'excursion basse M31, M32. La différence de tension entre les lignes de bits BL, /BL est alors amplifiée par ces deux transistors d'excursion basse M31, M32 d'une manière similaire au cas de l'état de la technique. Au temps t5, le signal de commande de grille arrière d'excursion haute 4PBG est abaissé à un niveau de tension intermédiaire VpBGI qui débloque les transistors d'excursion haute M21, M22 mais les maintient dans le mode d'enrichissement. La combinaison des actions respectives des transistors d'excursion basse M31, M32 et des transistors d'excursion haute M21, M22 sature l'amplificateur de détection et établit les tensions respectives des lignes de bits BL, /BL au niveau de tension élevé VBLH de la source de tension d'excursion haute et au niveau de tension bas VBLL de la source de tension d'excursion basse selon la valeur initiale de la variation de tension AV (positive ou négative). L'opération est similaire au cas de l'art antérieur. Si un « un » logique était stocké à l'intérieur de la cellule C, c'est-à-dire la tension stockée initialement dans la cellule VCELL est au niveau de tension élevé VBLH, la tension de la première ligne de bits BL est amenée à l'état haut au niveau de tension élevé VBLH des lignes de bits globales I0, /I0 alors que la tension de la seconde ligne de bits /BL est diminuée au niveau de tension bas VBLL de la tension d'alimentation basse VLSUPPLY- Cette situation est illustrée par la figure 8a. Si un « zéro » logique était stocké à l'intérieur 35 de la cellule C, c'est-à-dire la tension stockée initialement dans la cellule VCELL correspond à la tension d'alimentation basse VLSUPPLY, la tension de la première ligne de bits BL est amenée à l'état bas à la tension d'alimentation basse VLSUPPLY, alors que la tension de la seconde ligne de bits /BL est amenée à l'état haut au niveau de tension élevé VBLH des lignes de bits globales I0, /I0. Cette situation est illustrée par la figure 8b. L'intervalle de temps correspondant sur les 10 figures 8a et 8b est t5<t<t6. Le contenu de la cellule C est alors restauré à sa valeur initiale comme la ligne de mots WL est encore activée et ainsi le transistor d'accès cellulaire Mc est toujours conducteur, connectant de ce fait la 15 cellule mémoire C à l'amplificateur de détection par l'intermédiaire de la première ligne de bits BL. Les deux lignes de bits BL et /BL sont saturées aux niveaux de tension CMOS, évitant tout courant circulant dans l'amplificateur de détection. Les données sont ainsi 20 réécrites dans la cellule mémoire C. Au temps t6, la ligne de mots WL est désactivée, c'est-à-dire le signal de sélection 4WL est établi à un niveau bas VWLL, et le transistor d'accès cellulaire Mc est ainsi bloqué. Le contenu de la cellule est protégé 25 et l'amplificateur de détection peut être adressé. Des opérations de lecture sont effectuées en générant des signaux différentiels sur les lignes de bits globales I0, /I0, lesdits signaux étant exploités par l'amplificateur de détection secondaire selon les 30 caractéristiques dudit amplificateur de détection secondaire afin de lire des données. Par exemple, si l'amplificateur de détection secondaire établit les lignes de bits globales 10, /I0 à une impédance relativement élevée, le signal différentiel est une 35 chute de tension associée à une des lignes de bits globales. Il s'agit de l'exemple décrit ci-après et illustré par les figures 8a et 8b. En variante, si l'amplificateur de détection secondaire établit les lignes de bits globales I0, /IO à une impédance faible, le signal différentiel est un courant circulant à travers une des lignes de bits globales. Par conséquent, dans l'exemple représenté, au temps t6 les deux lignes de bits globales I0, /I0 sont maintenues à un niveau de tension élevé, typiquement à ou quelque peu en dessous de VBLH, mais sont amenées à une impédance supérieure à leur impédance précédente, par exemple au moyen de l'amplificateur de détection secondaire ainsi dénommé (non représenté).
Deux opérations de lecture effectuées par l'amplificateur de détection sont représentées par les figures 8a et 8b. La première opération de lecture se produit entre tA et tB, la seconde opération de lecture se produit entre tw et tB, . Toutefois, l'amplificateur de détection peut effectuer des opérations de lecture autant de fois que nécessaire. Au temps tA, après t6, le signal de commande de grille arrière d'excursion basse 4NBG est établi à une valeur supérieure à sa valeur élevée précédente VBLH. Ce niveau de tension supérieur peut amener les deux transistors d'excursion basse M31, M32 en mode de déplétion. Etant donné qu'une des lignes de bits BL, /BL est à la tension élevée VBLH de la source de tension d'excursion haute constituée par les lignes de bits globales I0, /I0, alors que l'autre ligne de bits BL, /BL est à la tension basse VBLL de la tension d'alimentation basse VLSUPPLY, un des transistors d'excursion haute M21, M22 a un niveau de tension bas appliqué à sa grille avant alors que l'autre a un niveau de tension élevé appliqué à sa grille avant. Etant donné que les transistors d'excursion haute M21, M22 sont dans le mode d'enrichissement, le transistor d'excursion haute avec un niveau de tension bas sur sa grille avant est à l'état passant, alors que l'autre transistor d'excursion haute est à l'état bloqué. Si la tension de la première ligne de bits BL est au niveau de tension élevé VBLH, et que la tension de la seconde ligne de bits /BL est au niveau de tension bas VBLL, c'est-à-dire si la cellule faisant l'objet d'un accès stocke un « un » logique, le transistor d'excursion haute M21 avec sa grille avant connectée à la seconde ligne de bits /BL serait conducteur et l'autre transistor d'excursion haute M22 serait bloqué. Si la tension de la première ligne de bits BL est au niveau de tension bas VBLL, et que la tension de la seconde ligne de bits /BL est au niveau de tension élevé VBLH, c'est-à-dire si la cellule faisant l'objet d'un accès stocke un « zéro » logique, le transistor d'excursion haute M22 avec sa grille avant connectée à la première ligne de bits BL serait conducteur et l'autre transistor d'excursion haute M21 serait bloqué.
Avec les deux transistors d'excursion basse M31, M32 en mode de déplétion et un des transistors d'excursion haute M21, M22 à l'état passant, un courant circule soit à travers la première ligne de bits globale IO soit à travers la seconde ligne de bits globale /I0, en fonction duquel des transistors d'excursion haute M21, M22 est conducteur. Comme illustré par les figures 8a et 8b entre tA et tB et entre tA- et tB', ce courant génère une chute de tension associée à la ligne de bits globale à travers laquelle le courant circule. Ladite chute de tension est détectée par l'amplificateur de détection secondaire (non représenté) et indique les données stockées dans la cellule mémoire C. Si un « un » logique est stocké dans la cellule C, la chute de tension est associée à la première ligne de bits globale I0. Si un « zéro » logique est stocké dans la cellule C, la chute de tension est associée à la seconde ligne de bits globale /I0. Une solution alternative où le signal différentiel est basé sur un courant électrique consiste à maintenir la première et la seconde ligne de bits globale I0, /IO à une impédance faible et à détecter le courant circulant à travers les lignes de bits globales. Après to', au temps t1 , un nouveau cycle commence en basculant le signal de commande de grille arrière d'excursion basse 4NBG et le signal de commande de grille arrière d'excursion haute (1)pBG afin de mettre hors circuit l'amplificateur de détection. Les lignes de bits globales I0, /I0 sont amenées à leur faible impédance initiale. De nouvelles opérations d'égalisation et de précharge sont commencées. L'écriture de données dans la cellule C est effectuée en appliquant le signal souhaité aux lignes de bits globales I0, /I0 lorsque les transistors d'excursion haute M21, M22 sont conducteurs, par exemple, entre t5 et t6. Ceci peut être pendant un cycle dédié ou à l'intérieur du cycle décrit précédemment. Comme déjà mentionné, l'opération de précharge peut être effectuée par les transistors d'excursion basse M31, M32 à la place des transistors d'excursion haute M21, M22. Dans ce cas, les motifs de signal de commande de grille arrière suivants sont appliqués aux transistors d'excursion basse M31, M32 et aux transistors d'excursion haute M21, M22. Pendant l'opération de précharge, c'est-à-dire entre tl et t2, le signal de commande de grille arrière d'excursion basse 4NBG est établi à un niveau de tension élevé VNBGH afin de débloquer les transistors d'excursion basse M31, M32, alors que le signal de commande de grille arrière d'excursion haute (I)pBG est établi à un niveau de tension élevé VpBGH afin de bloquer les transistors d'excursion haute M21, M22. La tension de précharge souhaitée doit être appliquée aux sources des transistors d'excursion basse M31, M32 afin de précharger les lignes de bits BL, /BL audit niveau de précharge, typiquement VBLH/2. La tension de la source de tension d'excursion basse à laquelle sont connectées les noeuds de source des transistors d'excursion basse M31, M32, est établie au niveau de précharge, par exemple VBLH/2, entre tl et t2 et est sinon maintenue au niveau de tension bas VBLL. Les autres opérations sont effectuées au moyen des signaux de commande déjà décrits.
Comme déjà mentionné, l'opération de détection peut être effectuée par les transistors d'excursion haute M21, M22 à la place des transistors d'excursion basse M31, M32. Dans ce cas, les motifs de signal de commande de grille arrière suivants sont appliqués aux transistors d'excursion basse M31, M32 et aux transistors d'excursion haute M21, M22. Pendant l'opération de lecture, c'est-à-dire entre t4 et t5, le signal de commande de grille arrière d'excursion haute 41pBG est établi à un niveau de tension bas VpBGL afin de débloquer les transistors d'excursion haute M21, M22, alors que le signal de commande de grille arrière d'excursion basse 1NBG est maintenu à un niveau de tension bas VNBGL afin de maintenir les transistors d'excursion basse M31, M32 à l'état bloqué. Les autres opérations sont effectuées au moyen des signaux de commande déjà décrits. Comme déjà mentionné, les transistors de contrôle d'accès peuvent être les transistors d'excursion basse M31, M32 à la place des transistors d'excursion haute M21, M22. Dans ce cas, les motifs de signal de commande de grille arrière suivants sont appliqués aux transistors d'excursion basse M31, M32 et aux transistors d'excursion haute M21, M22. Pendant les opérations de lecture, c'est-à-dire entre tA et tB ou entre tA- et tB', le signal de commande de grille arrière d'excursion haute (PpBG est établi à un niveau de tension inférieur à son niveau de tension bas précédent VNBGL. Ce niveau de tension inférieur peut amener les deux transistors d'excursion haute M21, M22 en mode de déplétion. Comme les sources des transistors d'excursion basse M31, M32 sont connectées aux lignes de bits globales IO, /IO, les lignes de bits globales sont généralement à un niveau de tension bas VBLL agissant comme la tension d'alimentation basse, et le signal différentiel associé à une des lignes de bits globales est détecté et exploité par l'amplificateur de détection secondaire comme décrit précédemment. Les autres opérations sont effectuées par les signaux de commande déjà décrits.
Transistor d'égalisation agencé physiquement entre les transistors d'excursion haute Dans les trois modes de réalisation décrits précédemment, le transistor d'égalisation M50 était un transistor du type N-MOS, et le signal de commande d'égalisation 1)EQL était commandé en conséquence. Comme mentionné précédemment, la fonction est construite au moyen de transistors N-MOS et P-MOS complémentaires. Par conséquent, toutes les sous-fonctions de l'amplificateur de détection peuvent être échangées avec le type opposé de transistors. Par exemple il est possible d'équilibrer les lignes de bits BL, /BL avec des dispositifs à canal P ou des dispositifs à canal N. Dans un mode de réalisation préféré, le transistor d'égalisation M50 est un transistor P-MOS. Comme illustré sur la figure 9, le transistor d'égalisation M50 P-MOS peut alors être agencé physiquement entre les deux transistors d'excursion haute M21, M22 du type PMOS. Autrement dit, le canal du transistor d'égalisation M50 est agencé entre les drains des deux transistors d'excursion haute M21, M22.
Le transistor d'égalisation M50 peut ainsi être pourvu sans requérir de surface additionnelle en ce qui concerne la surface occupée par les inverseurs CMOS d'un amplificateur de détection. En outre, le transistor d'égalisation M50 peut être un transistor multigrille ayant au moins une première grille de commande et une seconde grille de commande connectées ensemble afin de parvenir à une plus grande transconductance, ayant pour résultat une opération d'égalisation plus rapide.
Transistor d'égalisation agencé entre les lignes de bits globales I0, /IO Il est possible d'avoir un transistor d'égalisation agencé entre les lignes de bits globales I0, /I0 au lieu d'être agencé entre la première et la seconde ligne de bits BL, /BL. Ceci est illustré par la figure 10 dans le cas du troisième mode de réalisation. Le transistor d'égalisation M50 effectue ainsi l'égalisation sur les lignes de bits globales I0, /IO au lieu d'effectuer l'égalisation sur les lignes de bits BL, /BL. Le même transistor d'égalisation M50 peut par conséquent effectuer l'égalisation pour tous les amplificateurs de détection qui partagent les mêmes lignes de bits globales I0, /I0. De plus, le transistor d'égalisation M50 n'est plus lié à un amplificateur de détection particulier et peut faire partie du circuit hiérarchique supérieur qui pilote les lignes de bits globales I0, /I0. En conséquence, il peut être agencé à la convenance de la conception, de préférence extérieur par rapport au banc répétitif d'amplificateur de détection. Etant donné que le transistor d'égalisation M50 n'est plus agencé à l'intérieur du circuit de l'amplificateur de détection, il est possible de choisir soit un dispositif P-MOS soit un dispositif NMOS pour le transistor d'égalisation M50. En outre, l'amplificateur de détection peut être plus petit. En conséquence, les lignes de bits BL, /BL ne sont court-circuitées directement par aucun transistor d'égalisation. L'égalisation se produit entre les lignes de bits globales I0, /I0 et est propagée aux lignes de bits BL, /BL par l'intermédiaire des transistors de contrôle d'accès. Les lignes de bits globales I0, /I0 sont établies à la tension de précharge souhaitée pendant les opérations d'égalisation et de précharge. Dans le premier et le deuxième mode de réalisation, les transistors de contrôle d'accès dédiés M71, M72 sont rendus conducteurs au moyen du signal de sélection YDEC. Après que l'égalisation et la précharge sont terminées, les transistors de contrôle d'accès M71, M72 sont bloqués. Dans le troisième mode de réalisation, les 35 transistors de contrôle d'accès sont constitués par les transistors d'excursion haute ou d'excursion basse M21, M22, M31, M32. Les transistors de contrôle d'accès sont amenés en mode de déplétion au moyen de la tension respective de leurs grilles de commande arrière. Après que l'égalisation et la précharge sont terminées, les transistors de contrôle d'accès constitués par les transistors d'excursion haute ou d'excursion basse M21, M22, M31, M32 sont retournés au mode d'enrichissement au moyen de leurs grilles de commande arrière. Ils sont en fait bloqués comme il n'y a pas de signal entre leurs grilles et leurs sources. Les autres opérations sont les mêmes que décrites dans le troisième mode de réalisation.
Mémoire à semi-conducteurs comprenant une pluralité de cellules mémoire Selon un troisième aspect de l'invention, une mémoire à semi-conducteurs 120 incorporant une matrice de cellules mémoire 122 et au moins un amplificateur de détection selon le premier aspect de l'invention est illustrée sur la figure 11. Une matrice de cellules mémoire 122 est illustrée, pourvue d'un banc 124 d'amplificateur de détection selon le premier aspect de l'invention sur deux de ses côtés opposés. Un troisième côté de la matrice de cellules mémoire 122 est pourvu d'un décodeur de lignes 126. De préférence, cette mémoire à semi-conducteurs 120 est une mémoire vive dynamique (DRAM), mais peut être tout autre type de mémoire approprié, par exemple une mémoire vive statique (SRAM).
Claims (20)
- REVENDICATIONS1. Amplificateur de détection différentiel pour détecter des données stockées dans une pluralité de cellules mémoire (C) d'une matrice de cellules mémoire, incluant : - un premier inverseur CMOS ayant une sortie connectée à une première ligne de bits (BL) et une entrée connectée à une seconde ligne de bits (/BL) complémentaire de la première ligne de bits, - un second inverseur CMOS ayant une sortie connectée à la seconde ligne de bits (/BL) et une entrée connectée à la première ligne de bits (BL), chaque inverseur CMOS comprenant : - un transistor d'excursion haute (M21, M22) ayant un drain et une source, et - un transistor d'excursion basse (M31, M32) ayant un drain et une source, le transistor d'excursion haute (M21, M22) et le 20 transistor d'excursion basse (M31, M32) de chaque inverseur CMOS ayant un drain commun, ledit amplificateur de détection ayant une paire de transistors de précharge agencés pour être couplés respectivement auxdites première et seconde lignes de 25 bits (BL, /BL), afin de précharger lesdites première et seconde lignes de bits (BL, /BL) à une tension de précharge, caractérisé en ce que lesdits transistors de précharge sont constitués par les transistors 30 d'excursion haute (M21, M22) ou par les transistors d'excursion basse (M31, M32).
- 2. Amplificateur de détection différentiel selon la revendication 1, dans lequel les transistors 35 d'excursion haute (M21, M22) et d'excursion basse (M31,M32) sont des transistors multigrilles ayant au moins une première grille de commande et une seconde grille de commande, et où - les secondes grilles de commande des transistors d'excursion haute (M21, M22) sont pilotées par un second signal de commande d'excursion haute (4)pBG), - les secondes grilles de commande des transistors d'excursion basse (M31, M32) sont pilotées par un second signal de commande d'excursion basse (4G).
- 3. Amplificateur de détection différentiel selon la revendication 2, dans lequel l'amplificateur de détection différentiel est fabriqué sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, et dans lequel les secondes grilles de commande sont des grilles de commande arrière formées dans le substrat de base au-dessous de la couche isolante.
- 4. Amplificateur de détection différentiel selon la revendication 2, dans lequel les transistors sont des dispositifs FinFET avec des doubles grilles indépendantes.
- 5. Amplificateur de détection différentiel selon l'une quelconque des revendications 2 à 4, comprenant en outre un transistor d'égalisation (M50) ayant une source et un drain couplés respectivement à une des première et seconde lignes de bits (BL, /EL).
- 6. Amplificateur de détection différentiel selon la revendication 5, dans lequel le transistor d'égalisation (M50) est un transistor multigrille ayantau moins une première grille de commande et une seconde grille de commande connectées ensemble.
- 7. Amplificateur de détection différentiel selon l'une quelconque des revendications 5 à 6, dans lequel le transistor d'égalisation (M50) est un transistor du type P-MOS agencé physiquement entre les transistors d'excursion haute (M21, M22).
- 8. Amplificateur de détection différentiel selon l'une quelconque des revendications 2 à 7, dans lequel - les sources des transistors d'excursion basse (M31, M32) sont couplées et connectées électriquement à une source de tension d'excursion basse, sans transistor intermédiaire entre les sources des transistors d'excursion basse (M31, M32) et la source de tension d'excursion basse, ou - les sources des transistors d'excursion haute (M21, M22) sont couplées et connectées électriquement à une source de tension d'excursion haute, sans transistor intermédiaire entre les sources des transistors d'excursion haute (M21, M22) et la source de tension d'excursion haute.
- 9. Amplificateur de détection différentiel selon l'une quelconque des revendications 2 à 8, comprenant en outre une paire de transistors de contrôle d'accès (M71, M72) agencés pour connecter lesdites première et seconde lignes de bits (BL, /BL) à une première et une seconde ligne de bits globale (IO, /I0), afin de transférer des données entre la première et la seconde ligne de bits (BL, /BL) et la première et la seconde ligne de bits globale (I0, /I0), respectivement, dans lequel les transistors de contrôle d'accès (M71, M72) sont des transistors multigrilles ayant au moins unepremière grille de commande et une seconde grille de commande connectées ensemble.
- 10. Amplificateur de détection différentiel selon l'une quelconque des revendications 2 à 8, ayant une paire de transistors de contrôle d'accès agencés pour connecter lesdites première et seconde lignes de bits (BL, /BL) à une première et une seconde ligne de bits globale (I0, /I0), afin de transférer des données entre la première et la seconde ligne de bits (BL, /BL) et la première et la seconde ligne de bits globale (I0, /I0), respectivement, dans lequel - les transistors de contrôle d'accès sont constitués par les transistors d'excursion haute (M21, 15 M22) et - les sources des transistors d'excursion basse (M31, M32) sont couplées et connectées électriquement à une source de tension d'excursion basse, sans transistor intermédiaire entre les sources des 20 transistors d'excursion basse (M31, M32) et la source de tension d'excursion basse.
- 11. Amplificateur de détection différentiel selon l'une quelconque des revendications 2 à 8, ayant une 25 paire de transistors de contrôle d'accès agencés pour connecter lesdites première et seconde lignes de bits (BL, /BL) à une première et une seconde ligne de bits globale (IO, /I0), afin de transférer des données entre la première et la seconde ligne de bits (BL, /BL) et la 30 première et la seconde ligne de bits globale (IO, /I0), respectivement, dans lequel - les transistors de contrôle d'accès sont constitués par les transistors d'excursion basse (M31, M32) et- les sources des transistors d'excursion haute (M21, M22) sont couplées et connectées électriquement à une source de tension d'excursion haute, sans transistor intermédiaire entre les sources des transistors d'excursion haute (M21, M22) et la source de tension d'excursion haute.
- 12. Procédé pour commander un amplificateur de détection différentiel selon l'une quelconque des revendications 2 à 11 pour effectuer des opérations pour précharger les lignes de bits (BL, /BL), détecter et réécrire des données stockées dans une pluralité de cellules mémoire (C) d'une matrice de cellules mémoire, dans lequel pour modifier l'opération effectuée par l'amplificateur de détection différentiel, le second signal de commande d'excursion haute @pBG) et/ou le second signal de commande d'excursion basse ((hNBG) sont modifiés.
- 13. Procédé selon la revendication 12, dans lequel au cours d'une opération de précharge, un second signal de commande d'excursion haute bas (()pBG) est appliqué aux secondes grilles de commande des transistors d'excursion haute (M21, M22) de sorte que les transistors d'excursion haute (M21, M22) soient conducteurs et un second signal de commande d'excursion basse bas @NBG) est appliqué aux secondes grilles de commande des transistors d'excursion basse (M31, M32) de sorte que les transistors d'excursion basse (M31, M32) ne soient pas conducteurs.
- 14. Procédé selon la revendication 12, dans lequel au cours d'une opération de précharge, un second signal de commande d'excursion haute élevé ((ppBG) est appliqué aux secondes grilles de commande destransistors d'excursion haute (M21, M22) de sorte que les transistors d'excursion haute (M21, M22) ne soient pas conducteurs et un second signal de commande d'excursion basse élevé (4NBG) est appliqué aux secondes grilles de commande des transistors d'excursion basse (M31, M32) de sorte que les transistors d'excursion basse (M31, M32) soient conducteurs.
- 15. Procédé selon l'une quelconque des revendications 12 à 14, dans lequel au cours d'une opération de détection, un second signal de commande d'excursion basse élevé (4NBG) est appliqué aux secondes grilles de commande des transistors d'excursion basse (M31, M32) de sorte que les transistors d'excursion basse (M31, M32) soient conducteurs et un second signal de commande d'excursion haute élevé (4pBG) est appliqué aux secondes grilles de commande des transistors d'excursion haute (M21, M22) de sorte que les transistors d'excursion haute (M21, M22) ne soient pas conducteurs.
- 16. Procédé selon l'une quelconque des revendications 12 à 14, dans lequel au cours d'une opération de détection, un second signal de commande d'excursion basse bas (4NBG) est appliqué aux secondes grilles de commande des transistors d'excursion basse (M31, M32) de sorte que les transistors d'excursion basse (M31, M32) ne soient pas conducteurs et un second signal de commande d'excursion haute bas (4pBG) est appliqué aux secondes grilles de commande des transistors d'excursion haute (M21, M22) de sorte que les transistors d'excursion haute (M21, M22) soient conducteurs.
- 17. Procédé selon l'une quelconque des revendications 12 à 16, dans lequel au cours d'une opération de réécriture, un second signal de commande d'excursion haute bas (4PBG) est appliqué aux secondes grilles de commande des transistors d'excursion haute (M21, M22) de sorte que les transistors d'excursion haute (M21, M22) soient conducteurs et un second signal de commande d'excursion basse élevé (4NBG) est appliqué aux secondes grilles de commande des transistors d'excursion basse (M31, M32) de sorte que les transistors d'excursion basse (M31, M32) soient conducteurs.
- 18. Procédé pour commander un amplificateur de détection différentiel selon la revendication 10 pour effectuer une opération de lecture, dans lequel un second signal de commande d'excursion basse élevé ((>NBG) est appliqué aux secondes grilles de commande des transistors d'excursion basse (M31, M32) afin d'amener les transistors d'excursion basse (M31, M32) en mode de déplétion.
- 19. Procédé pour commander un amplificateur de détection différentiel selon la revendication 11 pour effectuer une opération de lecture, dans lequel un second signal de commande d'excursion haute bas (4)PBG) est appliqué aux secondes grilles de commande des transistors d'excursion haute (M21, M22) afin d'amener les transistors d'excursion haute (M21, M22) en mode de déplétion.
- 20. Mémoire à semi-conducteurs (120) incorporant une matrice de cellules mémoire (122), caractérisée en ce qu'elle comprend au moins un amplificateur dedétection différentiel selon l'une quelconque des revendications 1 à 11.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9031245B2 (en) | 2010-06-29 | 2015-05-12 | France Telecom | Method and device for detecting acoustic shocks |
| US9390771B2 (en) | 2012-01-16 | 2016-07-12 | Soitec | Circuit and method for sensing a difference in voltage on a pair of dual signal lines, in particular through equalize transistor |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2974666B1 (fr) | 2011-04-26 | 2013-05-17 | Soitec Silicon On Insulator | Amplificateur de detection differentiel sans transistor de precharge dedie |
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| FR2974667B1 (fr) * | 2011-04-26 | 2020-10-02 | S O I Tec Silicon On Insulator Tech | Amplificateur de detection differentiel sans transistor de commutation |
| FR2988535B1 (fr) | 2012-03-23 | 2014-03-07 | Soitec Silicon On Insulator | Circuit de pompage de charge a transistors munis de portes doubles en phase, et procédé de fonctionnement dudit circuit. |
| TWI505283B (zh) * | 2013-01-25 | 2015-10-21 | Nat Univ Tsing Hua | 利用電容耦合實現動態參考電壓之感測放大器 |
| US9466493B2 (en) * | 2013-07-11 | 2016-10-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Sense amplifier layout for FinFET technology |
| CN104700901B (zh) * | 2013-12-05 | 2017-09-22 | 中芯国际集成电路制造(上海)有限公司 | Sram中的存储单元的检测方法 |
| TWI550632B (zh) * | 2014-10-30 | 2016-09-21 | 華邦電子股份有限公司 | 非揮發靜態隨機存取記憶體電路 |
| FR3034930B1 (fr) * | 2015-04-10 | 2019-06-14 | Universite De Nice | Procede et dispositif d'auto-calibration de circuits multi-grilles |
| US10510384B2 (en) | 2017-11-16 | 2019-12-17 | Globalfoundries U.S. Inc. | Intracycle bitline restore in high performance memory |
| US10510385B2 (en) | 2018-02-23 | 2019-12-17 | Globalfoundries U.S. Inc. | Write scheme for a static random access memory (SRAM) |
| JP6576510B1 (ja) * | 2018-05-25 | 2019-09-18 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス及びそのテスト読書き方法 |
| US10651832B2 (en) * | 2018-08-10 | 2020-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifter |
| CN109684665B (zh) * | 2018-11-21 | 2024-02-02 | 浙江大学城市学院 | 基于FinFET的三值SRAM单元电路及控制方法 |
| US11948657B2 (en) * | 2021-12-10 | 2024-04-02 | Micron Technology, Inc. | Sense amplifier layout designs and related apparatuses and methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646900A (en) * | 1995-01-12 | 1997-07-08 | Mitsubishi Denki Kabushiki Kaisha | Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device |
| US20050264322A1 (en) * | 2004-05-25 | 2005-12-01 | Takaaki Nakazato | SOI sense amplifier with pre-charge |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8917835D0 (en) | 1989-08-04 | 1989-09-20 | Inmos Ltd | Current sensing amplifier for a memory |
| US5241503A (en) * | 1991-02-25 | 1993-08-31 | Motorola, Inc. | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers |
| JPH05167073A (ja) * | 1991-12-17 | 1993-07-02 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH06195977A (ja) | 1992-12-25 | 1994-07-15 | Kawasaki Steel Corp | 半導体記憶装置 |
| KR0133973B1 (ko) * | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
| JPH10125064A (ja) * | 1996-10-14 | 1998-05-15 | Toshiba Corp | 記憶装置 |
| JPH10256560A (ja) * | 1997-01-10 | 1998-09-25 | Sony Corp | 半導体装置の駆動方法および半導体装置 |
| JP3386684B2 (ja) * | 1997-03-19 | 2003-03-17 | シャープ株式会社 | 半導体記憶装置 |
| US6037808A (en) | 1997-12-24 | 2000-03-14 | Texas Instruments Incorporated | Differential SOI amplifiers having tied floating body connections |
| US6351176B1 (en) * | 1998-09-14 | 2002-02-26 | Texas Instruments Incorporated | Pulsing of body voltage for improved MOS integrated circuit performance |
| TW448611B (en) * | 1999-05-21 | 2001-08-01 | Ibm | Method and apparatus for fast SOI based amplifier |
| KR100322540B1 (ko) * | 1999-07-14 | 2002-03-18 | 윤종용 | 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치 |
| US6301175B1 (en) * | 2000-07-26 | 2001-10-09 | Micron Technology, Inc. | Memory device with single-ended sensing and low voltage pre-charge |
| US6950368B2 (en) * | 2003-02-25 | 2005-09-27 | Micron Technology, Inc. | Low-voltage sense amplifier and method |
| US7483332B2 (en) * | 2005-08-11 | 2009-01-27 | Texas Instruments Incorporated | SRAM cell using separate read and write circuitry |
| DE102005057788A1 (de) | 2005-12-03 | 2007-06-06 | Infineon Technologies Ag | Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen |
| CN101427321A (zh) * | 2006-04-24 | 2009-05-06 | Nxp股份有限公司 | 静态随机存取存储器单元 |
| US7821859B1 (en) * | 2006-10-24 | 2010-10-26 | Cypress Semiconductor Corporation | Adaptive current sense amplifier with direct array access capability |
| US9331209B2 (en) * | 2008-01-09 | 2016-05-03 | Faquir C Jain | Nonvolatile memory and three-state FETs using cladded quantum dot gate structure |
| JP2011197015A (ja) | 2008-07-22 | 2011-10-06 | Sharp Corp | 表示装置用基板及び液晶表示装置 |
| US8009494B2 (en) * | 2009-01-19 | 2011-08-30 | Samsung Electronics Co., Ltd. | Semiconductor memory device implementing full-VDD bit line precharge scheme using bit line sense amplifier |
| FR2951575B1 (fr) * | 2009-10-20 | 2011-12-16 | St Microelectronics Rousset | Amplificateur de lecture ayant des moyens de precharge de bitline rapides |
| JP2011096950A (ja) * | 2009-10-30 | 2011-05-12 | Elpida Memory Inc | 半導体装置、センスアンプ回路、半導体装置の制御方法及びセンスアンプ回路の制御方法 |
| FR2957186B1 (fr) | 2010-03-08 | 2012-09-28 | Soitec Silicon On Insulator | Cellule memoire de type sram |
| EP2365487A3 (fr) | 2010-03-11 | 2011-09-21 | S.O.I. Tec Silicon on Insulator Technologies | Nano-amplificateur de lecture pour une mémoire |
| FR2957449B1 (fr) | 2010-03-11 | 2022-07-15 | S O I Tec Silicon On Insulator Tech | Micro-amplificateur de lecture pour memoire |
| FR2974656B1 (fr) * | 2011-04-26 | 2013-05-17 | Soitec Silicon On Insulator | Amplificateur de detection differentiel sans transistor a grille de passage dedie |
| FR2974666B1 (fr) | 2011-04-26 | 2013-05-17 | Soitec Silicon On Insulator | Amplificateur de detection differentiel sans transistor de precharge dedie |
| FR2974667B1 (fr) | 2011-04-26 | 2020-10-02 | S O I Tec Silicon On Insulator Tech | Amplificateur de detection differentiel sans transistor de commutation |
-
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-
2012
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- 2012-04-25 US US13/456,057 patent/US9111593B2/en active Active
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- 2012-04-25 KR KR1020120043421A patent/KR101364266B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646900A (en) * | 1995-01-12 | 1997-07-08 | Mitsubishi Denki Kabushiki Kaisha | Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device |
| US20050264322A1 (en) * | 2004-05-25 | 2005-12-01 | Takaaki Nakazato | SOI sense amplifier with pre-charge |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9031245B2 (en) | 2010-06-29 | 2015-05-12 | France Telecom | Method and device for detecting acoustic shocks |
| US9390771B2 (en) | 2012-01-16 | 2016-07-12 | Soitec | Circuit and method for sensing a difference in voltage on a pair of dual signal lines, in particular through equalize transistor |
Also Published As
| Publication number | Publication date |
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