JP3386684B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、低電源電圧で動作する半導体記憶装置に
関するものである。 【０００２】 【従来の技術】この種の半導体記憶装置としては、例え
ば図１３に示す様なものがある。同図において、１対の
ビット信号線ＢＬ，＃ＢＬ間には、センスアンプ１０１
を介在させ、このセンスアンプ１０１と接地間にＮチャ
ネルトランジスタ１０２を挿入し、このセンスアンプ１
０１と電源電位Ｖcc間にＰチャネルトランジスタ１０３
を挿入している。 【０００３】ビット信号線ＢＬには、トランジスタ１０
４を介して記憶用キャパシタ１０５を接続し、このトラ
ンジスタ１０４のゲートにワード信号線１０６を接続し
ている。 【０００４】センスアンプ１０１は、各Ｐチャネルトラ
ンジスタ１１１，１１２、及び各Ｎチャネルトランジス
タ１１３，１１４を備えている。左側のＰチャネルトラ
ンジスタ１１１とＮチャネルトランジスタ１１３を直列
接続し、これらの間にビット信号線ＢＬを接続し、これ
らのゲートにビット信号線＃ＢＬを接続している。同様
に、右側のＰチャネルトランジスタ１１２とＮチャネル
トランジスタ１１４を直列接続し、これらの間にビット
信号線＃ＢＬを接続し、これらのゲートにビット信号線
ＢＬを接続している。 【０００５】この様な構成において、ワード信号線１０
６を通じてトランジスタ１０４をオンにすると、記憶用
キャパシタ１０５の信号電荷がビット信号線ＢＬに転送
され、これに伴って各ビット信号線ＢＬ，＃ＢＬ間に電
位差が発生する。この電位差は、微小なものであるが、
Ｎチャネルトランジスタ１０２及びＰチャネルトランジ
スタ１０３を後に述べる適宜のタイミングでオンにする
と、センスアンプ１０１によって各ビット信号線ＢＬ，
＃ＢＬ間の電位差が増幅され、各ビット信号線ＢＬ，＃
ＢＬのうちの低電位の方が接地電位に引き込まれ、高電
位の方が電源電位Ｖccに引き込まれる。これによって、
記憶用キャパシタ１０５の信号電荷を容易に読み出しか
つ再書き込みすることが可能となる。 【０００６】ところで、半導体記憶装置においては、記
憶用キャパシタ１０５、各ビット信号線ＢＬ，＃ＢＬ、
及びセンスアンプ１０１等を多く備えているので、多数
のセンスアンプ１０１が同時に動作して、大きな瞬時電
流が発生する。このとき、各センスアンプ１０１へと電
源電位Ｖccを供給する配線抵抗の電圧降下が大きくなっ
て、センスアンプ１０１の電圧降下が小さくなり（セン
スアンプ１０１の各トランジスタのソースとドレイン間
の電位差が小さくなり）、センスアンプ１０１による増
幅動作が遅くなってしまう。 【０００７】この様なセンスアンプ１０１の増幅動作の
遅れを解決するには、Ｎチャネルトランジスタ１０２及
びＰチャネルトランジスタ１０３をオンにするタイミン
グを調整すれば良い。 【０００８】例えば、図１４のタイミングチャートに示
す様に、時点ｔ1で、信号ＳＮ1をハイレベルに切り換
え、Ｎチャネルトランジスタ１０２をオンにして、各ビ
ット信号線ＢＬ，＃ＢＬのうちの低電位の方をＮチャネ
ルトランジスタ１０２及びセンスアンプ１０１の各Ｎチ
ャネルトランジスタ１１３，１１４のうちのいずれかを
介して接地電位に引き込み、時点ｔ2で、信号ＳＰ1をロ
ーレベルに切り換え、Ｐチャネルトランジスタ１０３を
オンにして、各ビット信号線ＢＬ，＃ＢＬのうちの高電
位の方をＰチャネルトランジスタ１０３及びセンスアン
プ１０１の各Ｐチャネルトランジスタ１１１，１１２の
うちのいずれかを介して電源電位Ｖccに引き込むと言う
方法がある。 【０００９】この場合、各Ｎチャネルトランジスタ１１
３，１１４の駆動能力が高いので、ビット信号線を接地
電位に速やかに引き込める。ところが、各Ｐチャネルト
ランジスタ１１１，１１２の駆動能力が低く、つまりし
きい値が高く、かつ電流供給能力が低いため、ビット信
号線を電源電位Ｖccに引き込むのに時間を費やす。この
ため、時点ｔ1に対する時点ｔ2の遅れと、ビット信号線
が電源電位Ｖccに達するまでの時間が加算され、センス
アンプ１０１の動作速度としては遅くなる。 【００１０】また、図１５のタイミングチャートに示す
様に、時点ｔ1で、信号ＳＰ1をローレベルに切り換え、
Ｐチャネルトランジスタ１０３をオンにして、一方のビ
ット信号線を電源電位Ｖccに引き込み、時点ｔ2で、信
号ＳＮ1をハイレベルに切り換え、Ｎチャネルトランジ
スタ１０２をオンにして、他方のビット信号線を接地電
位へと速やかに引き込むと言う方法がある。 【００１１】この場合、Ｐチャネルトランジスタ１０３
を先にオンにして、駆動能力の低い各Ｐチャネルトラン
ジスタ１１１，１１２を優先させているので、図１２の
方法と比べると、動作速度が改善される。 【００１２】また、図１６のタイミングチャートに示す
様に、時点ｔ1で、信号ＳＰ1を切り換え、Ｐチャネルト
ランジスタ１０３をオンにして、一方のビット信号線を
電源電位Ｖccに引き込み、同時に、信号ＳＮ1を切り換
え、Ｎチャネルトランジスタ１０２をオンにして、他方
のビット信号線を接地電位に引き込むと言う方法があ
る。 【００１３】この場合、図１４及び図１５の方法と比べ
ると、時点ｔ1から時点ｔ2までの間隔を省略することが
できるものの、センスアンプ１０１の各Ｐチャネルトラ
ンジスタ１１１，１１２による駆動と、各Ｎチャネルト
ランジスタ１１３，１１４による駆動を同時に開始する
ので、センスアンプ１０１を流れる貫通電流が発生し
て、接地電位が上昇する。このため、ビット信号線の電
位が速やかに下降せず、センスアンプ１０１の動作速度
の改善の程度は低い。 【００１４】この様にＮチャネルトランジスタ１０２及
びＰチャネルトランジスタ１０３をオンにするタイミン
グの設定に応じて、センスアンプ１０１の増幅動作の遅
れを調整することができる。 【００１５】あるいは、図１７に示す様にセンスアンプ
１０１と電源電位Ｖcc間に、小さな電流供給能力を有す
る第１Ｐチャネルトランジスタ１２１と大きな電流供給
能力を有する第２Ｐチャネルトランジスタ１２２を並列
に挿入したものがある。そして、図１８のタイミングチ
ャートに示す様に時点ｔ1で、各信号ＳＮ1，ＳＰ1を共
に切り換え、Ｎチャネルトランジスタ１０２及び第１Ｐ
チャネルトランジスタ１２１を共にオンにして、一方の
ビット信号線を接地電位に引き込みつつ、他方のビット
信号線の電位の低下を防止し、時点ｔ2で、信号ＳＰ2を
切り換え、第２Ｐチャネルトランジスタ１２２をオンに
して、他方のビット信号線を電源電位Ｖccへと速やかに
引き込むと言う方法がある。 【００１６】この場合は、図１６の方法と比べると、セ
ンスアンプ１０１を流れる貫通電流が減少し、図１５の
方法と同程度に、動作速度を改善することができる。 【００１７】 【発明が解決しようとする課題】ところが、近年、半導
体記憶装置の消費電力の低減を実現するために、電源電
位を低下させる傾向にあり、例えば電源電位を５Ｖから
３.３Ｖ程度まで低下させている。 【００１８】この様に電源電位を低下させると、センス
アンプ１０１と電源電位Ｖcc間に挿入されたトランジス
タによる電流供給量が低下するので、ビット信号線を電
源電位Ｖccに引き込むためのセンスアンプ１０１の増幅
動作が益々遅くれ、図１４、図１５、図１６及び図１８
に示すいずれの方法を用いても、センスアンプ１０１の
増幅動作を十分に高速化することはできない。 【００１９】そこで、図１９に示す様に電源電位とし
て、電源電位Ｖccだけでなく、この電源電位Ｖccを昇圧
することによって高い電源電位Ｖppを設定したものがあ
る。また、低い電源電位Ｖccとセンスアンプ１０１間
に、Ｎチャネルトランジスタ１２３を挿入すると共に、
高い電源電位Ｖppとセンスアンプ１０１間に、Ｐチャネ
ルトランジスタ１２４を挿入している（特開平４−２８
１２９１号公報を参照）。 【００２０】ここでは、図２０のタイミングチャートに
示す様に時点ｔ1で、各信号ＳＮ1，ＳＮ2を共に切り換
え、Ｎチャネルトランジスタ１０２及び低い電源電位Ｖ
cc側のＮチャネルトランジスタ１２３をオンにして、一
方のビット信号線を接地電位に引き込みつつ、他方のビ
ット信号線の電位の低下を防止し、各ビット信号線間の
電位差がある程度拡がった時点ｔ2で、信号ＳＰ2を切り
換え、Ｐチャネルトランジスタ１２４をオンにして、他
方のビット信号線を高い電源電位Ｖppへと引き込んでい
る。 【００２１】この場合、高電位のビット信号線が高い電
源電位Ｖppに到達しようとするので、このビット信号線
の電位が少なくとも低い電源電位Ｖccを越えるまで、Ｐ
チャネルトランジスタ１２４による電流供給が衰えず、
このビット信号線の電位が低い電源電位Ｖcc（記憶用キ
ャパシタ１０５の信号電荷の読み出しと再書き込みに必
要な電位）に速やかに達する。ただし、Ｎチャネルトラ
ンジスタ１０２の電流供給能力が大きく、センスアンプ
１０１を流れる貫通電流を無視できないので、接地電位
が上昇して、ビット信号線の電位の下降が遅れる。 【００２２】同様に、図２１に示す様に電源電位とし
て、低い電源電位Ｖccと高い電源電位Ｖppを設定し、低
い電源電位Ｖccとセンスアンプ１０１間に、第１Ｐチャ
ネルトランジスタ１２５を挿入すると共に、高い電源電
位Ｖppとセンスアンプ１０１間に、第２Ｐチャネルトラ
ンジスタ１２６を挿入し、第１及び第２Ｐチャネルトラ
ンジスタ１２５，１２６間に逆電流防止用のダイオード
１２７を挿入したものがある。 【００２３】そして、図２２のタイミングチャートに示
す様に時点ｔ1で、Ｎチャネルトランジスタ１０２及び
低い電源電位Ｖcc側の第１Ｐチャネルトランジスタ１２
５を共にオンにして、一方のビット信号線を接地電位に
引き込みつつ、他方のビット信号線の電位の低下を防止
し、時点ｔ2で、第２Ｐチャネルトランジスタ１２６を
オンにして、他方のビット信号線を高い電源電位Ｖppへ
と急峻に引き込む。 【００２４】しかしながら、図２０及び図２２に示すい
ずれの方法においても、センスアンプ１０１全体の動作
速度の改善が未だに十分でなく、更なる動作速度の短縮
化が強く望まれていた。 【００２５】そこで、この発明は、この様な従来技術の
課題を解決するものであって、センスアンプの動作速度
の更なる高速化を可能にする半導体記憶装置を提供する
ことを目的とする。 【００２６】 【課題を解決するための手段】上記従来の課題を解決す
るために、本発明は、１対のビット信号線と、これらの
ビット信号線間に介在するセンスアンプと、このセンス
アンプと接地電位間に挿入された接地電位側トランジス
タと、このセンスアンプと電源電位間に挿入された電源
電位側トランジスタとを備え、接地電位側トランジスタ
をオンにすることによって、各ビット信号線のうちの接
地電位に近い方をセンスアンプを介して接地電位に引き
込むと共に、電源電位側トランジスタをオンにすること
によって、各ビット信号線のうちの電源電位に近い方を
センスアンプを介して電源電位に引き込み、各ビット信
号線間の電位を増幅し、電源電位として、第１電源電
位、及び該第１電源電位よりも接地電位に近い第２電源
電位を設定し、電源電位側トランジスタとして、センス
アンプと第１電源電位間に挿入された第１電源電位側ト
ランジスタ、及びセンスアンプと第２電源電位間に挿入
された第２電源電位側トランジスタを設けた半導体装置
において、前記１対のビット信号線、前記センスアン
プ、前記接地電位側トランジスタ、前記第１電源電位側
トランジスタ及び前記第２電源電位側トランジスタを含
むものを１つの増幅単位とし、複数の増幅単位を設け
て、これらの増幅単位を複数のグループに区分けしてお
り、外部から入力された列アドレスのプリデコード信号
に基づいて、前記各グループのうちのいずれかを選択す
るグループ選択制御手段を設け、選択したグループにお
いて、前記グループ選択制御手段を活性化することによ
って、選択したグループに属する増幅単位の第１電源電
位側トランジスタを予め定められた期間だけオンにし、
この期間に接地電位側トランジスタをオンにして、この
接地電位側トランジスタのオンを保持し続け、この期間
の終了に伴い、第２電源電位側トランジスタをオンに
し、選択しないグループにおいて、前記グループ選択制
御手段を活性化しないことによって、選択しないグルー
プに属する増幅単位の第１電源電位トランジスタをオフ
のままで、接地電位側トランジスタをオンにして、この
接地電位側トランジスタのオンを保持し続け、前記予め
定められた期間の終了に伴い、第２電源電位側トランジ
スタをオンにすることを特徴とする。 【００２７】この様な構成によれば、最初に、第１電源
電位側トランジスタを一定期間だけオンにするので、各
ビット信号線のうちの電源電位に近い方がセンスアンプ
を介して高い第１電源電位へと急峻に立ち上がってい
く。次に、接地電位側トランジスタをオンにするので、
各ビット信号線のうちの接地電位に近い方をその電位が
電源電位に引きつけられる以前に接地電位に引き込むこ
とができる。最後に、第１電源電位側トランジスタをオ
フにして、これと同時に、第２電源電位側トランジスタ
をオンにしているので、既にその電位が急峻に立ち上が
ったビット信号線を低い第２電源電位に保持することが
できる。 【００２８】また、本発明によれば、第１電源電位側ト
ランジスタを予め定められた期間だけオンにし、この期
間の開始時点に接地電位側トランジスタをオンにして、
この接地電位側トランジスタのオンを保持し続け、この
期間の終了に伴い、第２電源電位側トランジスタをオン
にしても良い。つまり、最初に、第１電源電位側トラン
ジスタを一定期間だけオンにするのと同時に、接地電位
側トランジスタをオンにし、この後に第１電源電位側ト
ランジスタをオフにして、第２電源電位側トランジスタ
をオンにする。 【００２９】これによっても、各ビット信号線のうちの
電源電位に近い方を高い第１電源電位へと急峻に立ち上
げ、各ビット信号線のうちの接地電位に近い方をその電
位が電源電位に引きつけられる以前に接地電位に引き込
み、既にその電位が急峻に立ち上がったビット信号線を
低い第２電源電位に保持することができる。 【００３０】ただし、電流量にかかわらず、第２電源電
位と接地電位が殆ど変動せず、センスアンプに貫通電流
が発生しても、接地電位が殆ど上昇しないときに限る。 【００３１】更に、例えば電源電位を接地電位よりも高
くし、接地電位側トランジスタとして、Ｎチャネルトラ
ンジスタを用いると共に、第１及び第２電源電位側トラ
ンジスタとして、Ｐチャネルトランジスタを用い、セン
スアンプとして、各ビット信号線のうちの接地電位に近
い方をセンスアンプを介して接地電位に引き込むＮチャ
ネルトランジスタと、各ビット信号線のうちの電源電位
に近い方を電源電位に引き込むＰチャネルトランジスタ
を有するものを用いる。 【００３２】あるいは、第２電源電位を与えられ、この
第２電源電位から第１電源電位を形成する電源手段を更
に備えても構わない。 【００３３】また、電源電位を接地電位よりも高くし、
接地電位側トランジスタとして、Ｎチャネルトランジス
タを用いると共に、電源電位側トランジスタとして、Ｐ
チャネルトランジスタを用い、センスアンプとして、各
ビット信号線のうちの電位の低い方をセンスアンプを介
して接地電位に引き込むＮチャネルトランジスタと、各
ビット信号線のうちの電位の高い方を電源電位に引き込
むＰチャネルトランジスタを有するものを用い、電源電
位側トランジスタをオンにし、この後に接地電位側トラ
ンジスタをオンにする様にしても構わない。 【００３４】ここでは、１つの電源電位のみを用い、第
１及び第２電源電位側トランジスタを１つのＰチャネル
トランジスタに一本化している。この場合、電源電位を
高く設定しておけば、各ビット信号線のうちの高電位の
方を電源電位へと急峻に立ち上げることができる。そし
て、各ビット信号線のうちの低電位の方をその電位が電
源電位に引きつけられる以前に接地電位に引き込み、電
源電位へと急峻に立ち上がったビット信号線を該電源電
位に保持する。 【００３５】一方、上記の半導体記憶装置においては、
１対のビット信号線、センスアンプ、接地電位側トラン
ジスタ、第１及び第２電源電位側トランジスタを含むも
のを１つの増幅単位とし、複数の増幅単位を設けて、こ
れらの増幅単位を複数のグループに区分けしておき、第
１電源電位を供給する電源手段と、各グループのうちの
いずれかを選択し、選択したグループに属する増幅単位
の第１電源電位側トランジスタをオンにする制御手段と
を更に備えても良い。 【００３６】ここでは、各グループのうちのいずれかを
選択し、選択したグループに属する増幅単位の第１電源
電位側トランジスタをオンにするので、第１電源電位が
全ての各増幅単位に同時に供給されることはない。これ
によって、第１電源電位の供給時に大電流が発生するこ
とを防止して、電流の供給不足状態を避けることができ
る。 【００３７】外部から入力された列アドレスのプリデコ
ード信号に基づいて、各グループのうちのいずれかを選
択し、選択したグループに属する増幅単位の第１電源電
位側トランジスタをオンにしても構わない。 【００３８】 【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。図１は、この発明の半導体記
憶装置の第１実施形態を示している。この第１実施形態
では、電源電位として、第２電源電位Ｖccだけでなく、
この第２電源電位Ｖccを昇圧することによって第１電源
電位Ｖppを設定し、また図１３に示すＰチャネルトラン
ジスタ１０３の代わりに、第１電源電位Ｖppとセンスア
ンプ１０１間に、第１Ｐチャネルトランジスタ１１を挿
入すると共に、第２電源電位Ｖccとセンスアンプ１０１
間に、第２Ｐチャネルトランジスタ１２を挿入してい
る。 【００３９】図２のタイミングチャートに示す様に、時
点ｔ1から時点ｔ3に至るまでの期間Ａだけ、信号ＳＰ1
をローレベルに切り換え、第１Ｐチャネルトランジスタ
１１をオンにして（第１電源電位Ｖppをオン）、各ビッ
ト信号線ＢＬ，＃ＢＬのうちの高電位の方をセンスアン
プ１０１を介して第１電源電位Ｖppへと引き込んで行
く。また、期間Ａの途中の時点ｔ2で、信号ＳＮ1をハイ
レベルに切り換え、Ｎチャネルトランジスタ１０２をオ
ンにして、各ビット信号線の低電位の方をその電位が上
昇する以前に接地電位に引き込む。そして、期間Ａの終
了の時点ｔ3で、信号ＳＰ1をハイレベルに切り換え、第
１Ｐチャネルトランジスタ１１をオフにして、第１電源
電位Ｖppの供給を停止すると共に、信号ＳＰ2をローレ
ベルに切り換え、第２Ｐチャネルトランジスタ１２をオ
ンにして（第２電源電位Ｖccをオン）、高電位のビット
信号線をセンスアンプ１０１を介して第２電源電位Ｖcc
に引き込む。この結果、高電位のビット信号線が第２電
源電位Ｖccとなり、低電位のビット信号線が接地電位と
なる。 【００４０】ここで、第２電源電位Ｖccは、記憶用キャ
パシタ１０５の信号電荷の読み出しと再書き込みに必要
な電位に設定される。また、第１電源電位Ｖppは、第２
電源電位Ｖccよりも適宜に高く設定されている。 【００４１】このため、時点ｔ1で、第１Ｐチャネルト
ランジスタ１１をオンにして、ビット信号線を第１電源
電位Ｖppに引き込むと、第２電源電位Ｖccに引き込むと
きよりも、このビット信号線の電位が急峻に立ち上が
り、短時間のうちに、ビット信号線が必要な電位（第２
電源電位Ｖcc）に到達する。これに対して、従来の装置
では、ビット信号線の電位の立ち上がり時点で、ビット
信号線を低い電源電位Ｖccに引き込もうとしており、こ
の後に高い電源電位Ｖppを供給するので、ビット信号線
が必要な電位に到達するまでに、時間を費やしてしま
う。 【００４２】また、時点ｔ1から僅かに遅れる時点ｔ2
で、Ｎチャネルトランジスタ１０２をオンにし、各ビッ
ト信号線の低電位の方をその電位が上昇する以前に接地
電位に引き込んでいるので、このビット信号線の電位を
速やかに接地電位まで下降させることができる。このＮ
チャネルトランジスタ１０２は、Ｐチャネルトランジス
タと比較すると、しきい値が低く電流供給能力も高いの
で、信号ＳＮ1の電位が低くても、その動作が遅れず、
ビット信号線の電位の速やかなる下降を可能にする。 【００４３】更に、時点ｔ3で、第１Ｐチャネルトラン
ジスタ１１をオフにして、第１電源電位Ｖppの供給を停
止すると共に、第２Ｐチャネルトランジスタ１２をオン
にして、高電位のビット信号線を第２電源電位Ｖccに引
き込むので、このビット信号線の電位を無駄に高く設定
せずに済む。これは、低消費電力化を可能にする。 【００４４】この様に一方のビット信号線の電位を急峻
に立ち上げて、短時間のうちに、この一方のビット信号
線を必要な電位に到達させ、かつ他方のビット信号線を
その電位が上昇する以前に接地電位に引き込んで、この
他方のビット信号線の電位を速やかに接地電位まで下降
させているので、各ビット信号線間の電位差の増幅を終
了するまでの時間が極めて短い。 【００４５】ところで、この第１実施形態では、第１Ｐ
チャネルトランジスタ１１をオンにする時点ｔ1と、Ｎ
チャネルトランジスタ１０２をオンにする時点ｔ2をず
らしており、このためにセンスアンプ１０１に貫通電流
が流れて、接地電位が上昇する様なことはないものの、
この貫通電流が流れても、第１電源電位Ｖppと接地電位
が殆ど変動しない場合は、図３のタイミングチャートに
示す様に、時点ｔ1で、信号ＳＰ1及び信号ＳＮ1を共に
切り換え、第１Ｐチャネルトランジスタ１１をオンにす
ると共に（第１電源電位Ｖppをオン）、Ｎチャネルトラ
ンジスタ１０２をオンにしても構わない。以降は、図２
のタイミングチャートと同様に、期間Ａの終了の時点ｔ
3で、信号ＳＰ1をハイレベルに切り換え、第１Ｐチャネ
ルトランジスタ１１をオフにすると共に、信号ＳＰ2を
ローレベルに切り換え、第２Ｐチャネルトランジスタ１
２をオンにする（第２電源電位Ｖccをオン）。 【００４６】図４は、この発明の半導体記憶装置の第２
実施形態を示している。この第２実施形態では、図１の
装置における第２Ｐチャネルトランジスタ１２の代わり
に、Ｎチャネルトランジスタ１３を適用している。 【００４７】ここでも、図５のタイミングチャートに示
す様に、時点ｔ1から時点ｔ3に至るまでの期間Ａだけ、
信号ＳＰ1をローレベルに切り換え、第１Ｐチャネルト
ランジスタ１１をオンにして（第１電源電位Ｖppをオ
ン）、高電位のビット信号線を第１電源電位Ｖppへと引
き込んで、このビット信号線の電位を急峻に立ち上げ、
期間Ａの途中の時点ｔ2で、信号ＳＮ1をハイレベルに切
り換え、Ｎチャネルトランジスタ１０２をオンにして、
低電位のビット信号線をその電位が上昇する以前に接地
電位に引き込み、期間Ａの終了の時点ｔ3で、信号ＳＰ1
をハイレベルに切り換え、第１Ｐチャネルトランジスタ
１１をオフにして、第１電源電位Ｖppの供給を停止する
と共に、信号ＳＮ2をハイレベルに切り換え、Ｎチャネ
ルトランジスタ１３をオンにして（第２電源電位Ｖccを
オン）、高電位のビット信号線を第２電源電位Ｖccに引
き込む。これによって、高電位のビット信号線が第２電
源電位Ｖccとなり、低電位のビット信号線が接地電位と
なる。 【００４８】図６は、この発明の半導体記憶装置の参考
例を示している。この参考例では、第１電源電位Ｖｐｐ
のみを用い、この第１電源電位Ｖｐｐとセンスアンプ１
０１間に、Ｐチャネルトランジスタ１４のみを挿入して
いる。 【００４９】ここでは、図７のタイミングチャートに示
す様に、時点ｔ1で、信号ＳＰ1をローレベルに切り換
え、Ｐチャネルトランジスタ１４をオンにして（第１電
源電位Ｖppをオン）、高電位のビット信号線を第１電源
電位Ｖppへと引き込んで、このビット信号線の電位を急
峻に立ち上げ、時点ｔ2で、信号ＳＮ1をハイレベルに切
り換え、Ｎチャネルトランジスタ１０２をオンにして、
低電位のビット信号線をその電位が上昇する以前に接地
電位に引き込み、これによって高電位のビット信号線を
第１電源電位Ｖppに設定し、低電位のビット信号線を接
地電位に設定する。 【００５０】したがって、第２電源電位Ｖccよりも高い
第１電源電位Ｖppを記憶用キャパシタ１０５に印加し
て、信号電荷を記憶することになり、このために記憶用
キャパシタ１０５によるデータの保持時間を向上させる
ことができる。また、第１及び第２実施形態と比較する
と、第１電源電位Ｖppとセンスアンプ１０１間に、１つ
のトランジスタのみを挿入するので、回路の実装面積を
減少させることができる。ただし、記憶用キャパシタ１
０５やトランジスタ１０４の耐圧性を向上させる必要が
ある。 【００５１】図８は、この発明の半導体記憶装置の第３
実施形態を示すブロック図である。この第３実施形態の
半導体記憶装置では、図１に示す各ビット信号線ＢＬ，
＃ＢＬ、センスアンプ１０１、Ｎチャネルトランジスタ
１０２、第１及び第２Ｐチャネルトランジスタ１１，１
２を１つの増幅単位とすると、複数の増幅単位を設け
て、これらの増幅単位を複数のグループＧ１，Ｇ２，…
…に区分けしている。 【００５２】ただし、各グループＧ1，Ｇ2，……毎に、
Ｎチャネルトランジスタ１０２、第１及び第２Ｐチャネ
ルトランジスタ１１，１２を各増幅単位間で共用してい
る。 【００５３】各増幅単位毎に、各ビット信号線ＢＬ，＃
ＢＬを各トランジスタ１０４を介して各記憶用キャパシ
タ１０５に接続し、各トランジスタ１０４のゲートを各
ワード信号線１０６を通じて行アドレスデコーダ２１に
接続している。また、各ビット信号線ＢＬ，＃ＢＬを各
トランジスタ２２，２３を介して各データ信号線ＤＢ，
＃ＤＢに接続し、各トランジスタ２２，２３のゲートを
列アドレスデコーダ２４に接続している。 【００５４】また、各グループＧ1，Ｇ2，……毎に、ア
ンド回路２５を設けている。このアンド回路２５は、グ
ループ選択信号ＹＰＡｉ及び信号ＳＰ1を入力し、これ
らの信号の論理積を第１Ｐチャネルトランジスタ１１に
加える。また、信号ＳＰ2を第２Ｐチャネルトランジス
タ１２に加え、信号ＳＮ1をＮチャネルトランジスタ１
０２に加えている。 【００５５】第２電源電位Ｖccは、第２Ｐチャネルトラ
ンジスタ１２に加えられる。また、昇圧回路２６は、第
２電源電位Ｖccを昇圧して第１電源電位Ｖppを形成し、
この第１電源電位Ｖppを第１Ｐチャネルトランジスタ１
１に加える。 【００５６】この様な構成において、行アドレスデコー
ダ２１は、各ワード信号線１０６のうちのいずれかを選
択して、選択したワード信号線１０６を通じて各トラン
ジスタ１０４をオンにし、これらのトランジスタ１０４
を通じて各記憶用キャパシタ１０５の信号電荷を各増幅
単位の各ビット信号線ＢＬ，＃ＢＬのうちのいずれかに
転送させる。これによって、各増幅単位毎に、各ビット
信号線ＢＬ，＃ＢＬ間に電位差が発生する。 【００５７】このとき、各グループＧ1，Ｇ2，……のう
ちのいずれかが選択され、選択されたグループのアンド
回路２５にのみ、ハイレベルのグループ選択信号ＹＰＡ
iが加えられ、これに応答して該グループのアンド回路
２５は、信号ＳＰ1を第１Ｐチャネルトランジスタ１１
に加える。このため、選択されたグループにおいては、
第１電源電位Ｖppが第１Ｐチャネルトランジスタ１１を
通じて各センスアンプ１０１に供給される状態にあり、
各センスアンプ１０１毎に、先に述べた図２のタイミン
グチャートに示す様に各信号ＳＰ1，ＳＮ1，ＳＰ2に応
答して、第１及び第２Ｐチャネルトランジスタ１１，１
２及びＮチャネルトランジスタ１０２がそれぞれのタイ
ミングでオンとなり、各ビット信号線ＢＬ，＃ＢＬ間の
電位差が速やかに増幅される。 【００５８】引き続いて、列アドレスデコーダ２４は、
選択されたグループの各増幅単位の各トランジスタ２
２，２３を順次オンにし、これらの増幅単位の各ビット
信号線ＢＬ，＃ＢＬ間の電位差を各データ信号線ＤＢ，
＃ＤＢへと順次送出させる。 【００５９】一方、選択されなかった他の各グループに
おいては、それらのアンド回路２５にハイレベルのグル
ープ選択信号ＹＰＡｉが加えられることはない。このた
め、低い第２電源電位Ｖccのみがセンスアンプ１０１に
供給され、各ビット信号線ＢＬ，＃ＢＬ間の電位差の増
幅が遅れることになるものの、先に選択されたグループ
の各記憶用キャパシタ１０５の信号電荷の読み出し及び
再書き込みを終了するまでに、十分な時間を費やすの
で、各ビット信号線ＢＬ，ＢＬ間の電位差の増幅を余裕
を持って行うことができる。したがって、先に選択され
たグループの各記憶用キャパシタ１０５の信号電荷の読
み出し及び再書き込みに引き続いて、選択されなかった
他の各グループの各記憶用キャパシタ１０５の信号電荷
の読み出し及び再書き込みを直ちに行うことができる。 【００６０】この様に各グループＧ1，Ｇ2，……のうち
のいずれかを選択し、選択されたグループについての
み、第１電源電位Ｖppを各センスアンプ１０１に供給し
ているので、第１電源電位Ｖppの供給に伴う電流量の増
加を抑えて、昇圧回路２６の負担を軽減することができ
る。 【００６１】図９は、図２のタイミングチャートに示す
各信号ＳＰ1，ＳＮ1，ＳＰ2を形成するための回路を示
している。この回路において、タイミングジェネレータ
３１は、行アドレスストローブ信号＃ＲＡＳ及び列アド
レスストローブ信号＃ＣＡＳ（図１０のタイミングチャ
ートに示す）を入力して、各タイミング信号ＹＥＮ，Ｒ
ＡＳ1，ＳＥ（図１０のタイミングチャートに示す）を
出力する。 【００６２】タイミングジェネレータ３１は、図１１に
示す様に構成されており、行アドレスストローブ信号＃
ＲＡＳを反転回路３２に入力し、この反転回路３２の出
力を第１遅延回路３３を介して遅延させることによっ
て、タイミング信号ＲＡＳ1を形成する。また、この反
転回路３２の出力を第１及び第２遅延回路３３，３４を
介して遅延させることによって、タイミング信号ＳＥを
形成する。更に、この反転回路３２の出力と列アドレス
ストローブ信号＃ＣＡＳをナンド回路３５に加え、この
ナンド回路３５の出力を反転回路３６を介して反転させ
ることによって、タイミング信号ＹＥを形成する。 【００６３】更に、図９に示す様にタイミング信号ＳＥ
は、反転回路３７によって反転され、第４遅延回路３８
によって遅延されてからナンド回路３９に加えられる。
ナンド回路３９は、第４遅延回路３８の出力とタイミン
グ信号ＳＥを入力して、これらの論理積を求め、この論
理積を反転したものを図２のタイミングチャートに示す
信号ＳＰ1として出力する。第３遅延回路４０は、タイ
ミング信号ＳＥを遅延し、この遅延したものを図２のタ
イミングチャートに示す信号ＳＮ1として出力する。ま
た、この第３遅延回路４０の出力は、反転回路４１を介
してオア回路４２に加えられる。このオア回路４２は、
第４遅延回路３８の出力と反転回路４１の出力の論理和
を求め、この論理和を図２のタイミングチャートに示す
信号ＳＰ2として出力する。 【００６４】図１２は、図８の行アドレスデコーダ２１
及び列アドレスデコーダ２４の概略構成を示している。 【００６５】行アドレスデコーダ２１において、行アド
レスバッファ４３は、タイミングジェネレータ３１から
のタイミング信号ＲＡＳ1を入力し、この入力タイミン
グで行アドレス（図１０のタイミングチャートに示す）
をラッチし、この行アドレスをデコーダ部４４に加え
る。デコーダ部４４は、この行アドレスを復号化し、こ
の行アドレスに対応するワード信号線１０６をワード信
号線ドライバ４５に指示する。ワード信号線ドライバ４
５は、このワード信号線１０６を通じて各トランジスタ
１０４をオンにする。 【００６６】また、列アドレスデコーダ２４において、
列アドレスバッファ４６は、タイミングジェネレータ３
１からのタイミング信号ＹＥＮを入力し、この入力タイ
ミングで列アドレス（図１０のタイミングチャートに示
す）をラッチし、この列アドレスをプリデコーダ部４７
に加える。プリデコーダ部４７は、この列アドレスを信
号ＹＤＥに応答して復号化し、各グループＧ1，Ｇ2，…
…のうちのいずれかを示す信号ＹＰＡiをデコーダ部４
８に加える。デコーダ部４８は、この信号ＹＰＡIに対
応するグループの各増幅単位の各トランジスタ２２，２
３を順次オンにする。 【００６７】 【発明の効果】以上説明した様に、この発明の半導体記
憶装置によれば、最初に、第１電源電位側トランジスタ
を一定期間だけオンにするので、各ビット信号線のうち
の電源電位に近い方がセンスアンプを介して高い第１電
源電位へと急峻に立ち上がっていく。次に、接地電位側
トランジスタをオンにするので、各ビット信号線のうち
の接地電位に近い方をその電位が電源電位に引きつけら
れる以前に接地電位に引き込むことができる。最後に、
第１電源電位側トランジスタをオフにして、これと同時
に、第２電源電位側トランジスタをオンにしているの
で、既にその電位が急峻に立ち上がったビット信号線を
低い第２電源電位に保持することができる。 【００６８】あるいは、最初に、第１電源電位側トラン
ジスタを一定期間だけオンにするのと同時に、接地電位
側トランジスタをオンにし、この後に第１電源電位側ト
ランジスタをオフにして、第２電源電位側トランジスタ
をオンにする。 【００６９】これによっても、各ビット信号線のうちの
電源電位に近い方を高い第１電源電位へと急峻に立ち上
げ、各ビット信号線のうちの接地電位に近い方をその電
位が電源電位に引きつけられる以前に接地電位に引き込
み、既にその電位が急峻に立ち上がったビット信号線を
低い第２電源電位に保持することができる。 【００７０】ただし、この場合は、電流量にかかわら
ず、第２電源電位と接地電位が殆ど変動せず、センスア
ンプに貫通電流が発生しても、接地電位が殆ど上昇しな
いときに限る。 【００７１】また、電源電位を接地電位よりも高くし、
接地電位側トランジスタとして、Ｎチャネルトランジス
タを用いると共に、電源電位側トランジスタとして、Ｐ
チャネルトランジスタを用い、センスアンプとして、各
ビット信号線のうちの電位の低い方をセンスアンプを介
して接地電位に引き込むＮチャネルトランジスタと、各
ビット信号線のうちの電位の高い方を電源電位に引き込
むＰチャネルトランジスタを有するものを用い、電源電
位側トランジスタをオンにし、この後に接地電位側トラ
ンジスタをオンにする。 【００７２】ここでは、１つの電源電位を用いると共
に、電源電位側トランジスタとして１つのＰチャネルト
ランジスタのみを用いている。この場合、電源電位を高
く設定しておけば、各ビット信号線のうちの高電位の方
を電源電位へと急峻に立ち上げることができる。各ビッ
ト信号線のうちの低電位の方をその電位が電源電位に引
きつけられる以前に接地電位に引き込み、電源電位へと
急峻に立ち上がったビット信号線を該電源電位に保持す
る。 【００７３】一方、１対のビット信号線、センスアン
プ、接地電位側トランジスタ、第１及び第２電源電位側
トランジスタを含むものを１つの増幅単位とし、複数の
増幅単位を設けて、これらの増幅単位を複数のグループ
に区分けしておき、第１電源電位を供給する電源手段
と、各グループのうちのいずれかを選択し、選択したグ
ループに属する増幅単位の第１電源電位側トランジスタ
をオンにしている。 【００７４】ここでは、各グループのうちのいずれかを
選択し、選択したグループに属する増幅単位の第１電源
電位側トランジスタをオンにするので、この第１電源電
位が全ての各増幅単位に同時に供給されることはなく、
第１電源電位の供給時に大電流が発生することを防止し
て、電流の供給不足状態を避けることができる。 【００７５】この場合、外部から入力された列アドレス
のプリデコード信号に基づいて、各グループのうちのい
ずれかを選択し、選択したグループに属する増幅単位の
第１電源電位側トランジスタをオンにしても構わない。

【図面の簡単な説明】 【図１】この発明の半導体記憶装置の第１実施形態を示
す回路図 【図２】図１の装置における各信号のタイミングを示す
タイミングチャート 【図３】図１の装置における各信号の他のタイミングを
示すタイミングチャート 【図４】この発明の半導体記憶装置の第２実施形態を示
す回路図 【図５】図４の装置における各信号のタイミングを示す
タイミングチャート 【図６】この発明の半導体記憶装置の参考例を示す回路
図 【図７】図６の装置における各信号のタイミングを示す
タイミングチャート 【図８】この発明の半導体記憶装置の第３実施形態を示
すブロック図 【図９】図２のタイミングチャートに示す各信号ＳＰ
１，ＳＮ１，ＳＰ２を形成するための回路を示す図 【図１０】図９の回路における各信号のタイミングを示
すタイミングチャート 【図１１】図９の回路におけるタイミングジェネレータ
を示す回路図 【図１２】図８の行アドレスデコーダ及び列アドレスデ
コーダを示すブロック図 【図１３】従来の半導体記憶装置の一例を示す回路図 【図１４】図１３の装置における各信号のタイミングを
示すタイミングチャート 【図１５】図１３の装置における各信号の他のタイミン
グを示すタイミングチャート 【図１６】図１３の装置における各信号の別のタイミン
グを示すタイミングチャート 【図１７】従来の半導体記憶装置の他の例を示す回路図 【図１８】図１７の装置における各信号のタイミングを
示すタイミングチャート 【図１９】従来の半導体記憶装置の別の例を示す回路図 【図２０】図１９の装置における各信号のタイミングを
示すタイミングチャート 【図２１】従来の半導体記憶装置の更に他の例を示す回
路図 【図２２】図２１の装置における各信号のタイミングを
示すタイミングチャート 【符号の説明】 １１ 第１Ｐチャネルトランジスタ １２ 第２Ｐチャネルトランジスタ １３，１０２ Ｎチャネルトランジスタ １４，１０３ Ｐチャネルトランジスタ ２１ 行アドレスデコーダ ２２，２３ トランジスタ ２４ 列アドレスデコーダ ２５ アンド回路 ２６ 昇圧回路 ３１ タイミングジェネレータ ３２，３６，３７，４１ 反転回路 ３３ 第１遅延回路 ３４ 第２遅延回路 ３５，３９ ナンド回路 ３８ 第４遅延回路 ４０ 第３遅延回路 ４２ オア回路 ４３ 行アドレスバッファ ４４，４８ デコーダ部 ４５ ワード信号線ドライバ ４６ 列アドレスバッファ ４７ プリデコーダ部 Ｖｐｐ 第１電源電位 Ｖｃｃ 第２電源電位 ＢＬ，＃ＢＬ ビット信号線 １０１ センスアンプ １０４ トランジスタ １０５ 記憶用キャパシタ １０６ ワード信号線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/409

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 １対のビット信号線と、これらのビット
   信号線間に介在するセンスアンプと、このセンスアンプ
   と接地電位間に挿入された接地電位側トランジスタと、
   このセンスアンプと電源電位間に挿入された電源電位側
   トランジスタとを備え、接地電位側トランジスタをオン
   にすることによって、各ビット信号線のうちの接地電位
   に近い方をセンスアンプを介して接地電位に引き込むと
   共に、電源電位側トランジスタをオンにすることによっ
   て、各ビット信号線のうちの電源電位に近い方をセンス
   アンプを介して電源電位に引き込み、各ビット信号線間
   の電位を増幅し、 電源電位として、第１電源電位、及び該第１電源電位よ
   りも接地電位に近い第２電源電位を設定し、 電源電位側トランジスタとして、センスアンプと第１電
   源電位間に挿入された第１電源電位側トランジスタ、及
   びセンスアンプと第２電源電位間に挿入された第２電源
   電位側トランジスタを設けた半導体記憶装置において、前記 １対のビット信号線、前記センスアンプ、前記接地
   電位側トランジスタ、前記第１電源電位側トランジスタ
   及び前記第２電源電位側トランジスタを含むものを１つ
   の増幅単位とし、複数の増幅単位を設けて、これらの増
   幅単位を複数のグループに区分けしており、外部から入力された列アドレスのプリデコード信号に基
   づいて、前記各グループのうちのいずれかを選択するグ
   ループ選択制御手段を設け、 選択したグループにおいて、前記グループ選択制御手段
   を活性化することによって、選択したグループに属する
   増幅単位の 第１電源電位側トランジスタを予め定められ
   た期間だけオンにし、この期間に接地電位側トランジス
   タをオンにして、この接地電位側トランジスタのオンを
   保持し続け、この期間の終了に伴い、第２電源電位側ト
   ランジスタをオンにし、選択しないグループにおいて、前記グループ選択制御手
   段を活性化しないことによって、選択しないグループに
   属する増幅単位の第１電源電位トランジスタをオフのま
   まで、接地電位側トランジスタをオンにして、この接地
   電位側トランジスタのオンを保持し続け、前記予め定め
   られた期間の終了に伴い、第２電源電位 側トランジスタ
   をオンにすることを特徴とする 、半導体記憶装置。